随着数字化时代的不断推进,信息安全越来越受到人们的关注,各种加解密算法应运而生,并开始应用于各种不同的场合,而许多场合需要采用硬件来实现加解密算法,本论文即是研究高级加密标准AES的硬件实现。论文设计了AES硬件实现（AES硬件加速器）的整体结构,完成了总线接口模块、AES控制模块和AES加解密内核等三个组成模块的硬件设计和实现。论文的重点是AES硬件加速器中AES加解密内核的设计和优化。AES加解密算法需要多轮轮运算,每轮轮运算分为字节代换、行移位变换、列混合变换和轮密钥加变换等四步轮变换。论文采用循环架构来实现AES加解密算法,复用一轮的硬件运算单元来实现AES所有轮的运算;在轮运算的架构设计中,采用32bit位宽,AES每轮运算在4个cycle内完成,兼顾面积和性能;在AES轮运算字节代换的硬件实现中,论文采用了硬件资源开销较小的复合域实现方式;在AES轮运算列混合变换和列混合逆变换的硬件实现中,论文将列混合变换的逻辑复用到列混合逆变换中。通过采用以上方法,有效地减小了电路硬件面积,降低了硬件功耗。针对侧信道攻击,论文采用了掩码防护技术,将AES运算的中间结果用掩码隐藏起来;针对注入错误攻击,论文采用了基于偶校验的故障检测方案,使得AES硬件加速器能够及时检测到由于外部攻击导致的AES运算错误。同时,论文设计的AES硬件加速器还兼顾了128bit、192bit和256bit密钥长度的AES加解密,支持电码本（ECB）模式、密码分组连接（CBC）模式、计数器（CTR）模式和用于消息认证的CMAC模式,并在这个基础上添加了AHB Slave接口、与外部DMA进行数据交互的接口以及中断的功能,使得AES硬件加速器可以较为方便地集成到系统上。此外,论文还搭建仿真验证环境,对设计进行功能仿真,验证其功能的正确性;并通过Synopsys DC工具来评估设计的性能和面积等指标。最后的验证及评估结果表明,论文设计的AES硬件加速器的各项功能都得到了正确实现,同时性能和面积均有所优化。