本文从实际应用的角度出发,深入研究了卷积码和低密度奇偶校验(LDPC)码的编译码原理。探讨了适合硬件电路实现的编译码算法,设计了性能和复杂度最佳组合的编译码电路。主要工作包括以下几个方面:(1)基于IEEE 802.11a标准,设计并实现了一个新的解码器方案。给出适合该标准的软判决解映射可信度的度量图及度量值形式;设计一种并行添零方法,降低了对最高工作时钟的要求;采用“1范数”代替欧氏距离作为软判决译码距离和提出一种组合状态信息的并行比较方法,实现了一种性能好的全并行Viterbi译码器。整个解码器最高工作时钟72MHz,即可处理该标准要求的最高54M数据率,满足了系统多种模式工作的要求。(2)遵照GB20600-2006标准,设计了一个编码模式可选的内码(准循环低密度奇偶校验码,简称为QC-LDPC码)编码器。给出了QC-LDPC码的两种编码方法,以及用移位寄存器组来实现两种编码方法的核心电路,分析比较了两种编码方法复杂度。采用基于行的编码方法,进行了编码器的设计和FPGA实现。(3)从易于电路实现的角度,研究了LDPC码的译码算法。精确分析了LLR-BP算法校验节点更新计算的三种表示方法;给出置信传播(BP)算法与最小和(MS)算法的关系,讨论两种MS算法的衍生算法:归一化的最小和(NMS)算法和带偏移量的最小和(OMS)算法。仿真证明:继承了MS算法易于硬件实现优点的NMS-OMS算法的确能有效地逼近BP算法的性能,是一种极具实用价值的译码方法。