随着深度学习技术的快速发展,以语义分割网络为代表的视觉语义分割已广泛应用于智能机器人、安防和自动驾驶等许多领域。但是,语义分割网络对硬件平台的计算资源和可编程性有很高的要求。基于FPGA(现场可编程逻辑门阵列)的硬件系统不仅具有灵活的可编程性和较高的可嵌入性,还可以满足较低的功耗要求,故成为实现终端语义分割的良好解决方案。而在硬件加速方面,已有的神经网络FPGA加速器更多地关注经典分类网络的实现和优化,但针对包含解码器结构的语义分割网络的研究工作相对较少。考虑到两者在网络架构上的差异,研究针对语义分割网络的FPGA加速技术对于实现终端语义分割十分重要。本文以经典语义分割网络Seg Net为例,研究了基于FPGA的语义分割网络加速技术,设计了一种能够实现网络推理过程的FPGA硬件加速器。本文的主要贡献在于:(1)针对Seg Net,研究和设计了算法流程简化技术,包括合并卷积与批归一化操作以及采用相对池化索引地址等,从而降低了算法流程复杂度,减少了75%的池化索引存储消耗。设计了静态+动态定点数的定点量化策略,相较采用32位浮点数的Caffe网络推理过程,在采用8位动态+静态定点数量化策略下全局准确率(global accuracy)、类准确率(class accuracy)和平均交并比(m Io U)的精度损失分别为3.82%、6.30%和4.78%。根据不同的数据空间特点设计了相应的并行化数据结构方案,使得系统吞吐率按设计并行度成倍提升。(2)采用Open CL(开放运算语言)开发流程,设计了基于并行计算的卷积内核和基于高效流水线的池化、反池化内核,并通过可配置的数据管道实现了不同模式的层级连接,从而实现网络的片上加速;根据并行化数据结构,设计了基于数据分组的片外-片上数据访存方案,并通过设计空间探索平衡系统吞吐率和硬件资源利用率。(3)在Intel Arria-10 GX1150 FPGA开发平台上进行了硬件实现和评估。结果显示在输入RGB图像分辨率为224×224时,本文设计的加速器实现了高于432.8GOP/s的吞吐量和21.64 GOP/s/W的能效比。