现场可编程门阵列（Field Programmable Gate Array,FPGA）具有强大的并行运算能力、仿真步长可达到纳秒级等优势,迅速成为电力电子系统实时仿真器的首选。将复杂可变拓扑的电力电子系统分解成更小规模的子系统进行建模成为趋势,且随电路规模的增加,合理选取有限字长是解决基于FPGA的电力电子变换器实时仿真规模问题的有效方法,目前虽已有研究状态变量字长与模型精度之间关系,然而忽略了系数字长的定量选取,需要提出详细的改进完善方案。本文重点针对基于FPGA的电力电子变换器实时仿真规模主要受限于FPGA硬件资源问题进行详细研究,具体完成的工作内容如下:（1）具体分析了无延迟解耦方法分别与ADC（Associated Discrete Circuit）建模、RON/ROFF建模相结合的基本原理,将系统解耦成多个独立的子系统并行计算。并在T型（T-type Neutral Point Clamped,TNPC）三电平变换器,及以中点钳位型（Neutral Point Clamped,NPC）逆变器为牵引逆变器的高速列车牵引电传动系统中应用,证明了解耦模型的准确性及普适性。（2）完善了基于信噪比的字长定量选取方法。通过介绍量化误差、信噪比等概念,论证了系数字长选取的必要性及对减少硬件资源量的重要性,详细推导了系数字长、状态变量字长与信噪比三者的定量关系,并给出了具体的字长选取顺序及公式,为后续FPGA资源优化方法的应用提供了理论依据。（3）针对ADC和RON/ROFF两种解耦建模方法,提出了基于解耦模型的改进FPGA资源优化策略,并针对复杂的信噪比定量计算过程,提出了快速自动生成器,并给出了各个子系统的字长选取原则,即任意的电力电子解耦系统可自动生成各个子系统的最优系数字长和变量字长。离线仿真结果证明了所提的改进FPGA资源优化方法和快速自动生成器的正确性以及高效性。（4）具体介绍了本文所使用的基于FPGA的实时仿真系统的结构和开发流程,并分别完成了基于VHLS的多开关TNPC变换器及NPC牵引逆变器的硬件在回路（Hardware in the Loop,HIL）实时仿真实验。HIL输出波形和FPGA资源消耗对比结果充分验证了解耦建模方法和改进FPGA资源优化策略的可行性与有效性,具有较大的工程应用价值。