对于NOR架构的闪存而言,高速低功耗双倍速内存的总线接口协议成为一种必然的趋势,它能有效减少系统的成本,提高系统的性能。但这种新的接口协议对现在量产NOR快闪芯片时所采用的测试仪同频测试的后端测试方式提出了挑战。本文介绍了一种低成本的解决方案,在芯片上引入DFT电路以达到用低频测试仪测试高速芯片的目的。该解决方案基于Intel第一个65nm低功耗双倍速NOR闪存产品Pennsburry。在将新的DFT模块整合入Pennsburry的架构之后,使得测试仪采用低速的83MHz的时钟信号就可以对工作频率为333MHz双倍速内存进行同频测试。在DFT所需新增的电路模块中,本文重点介绍了两个主要电路部分从电路到版图的设计:-可控延迟链:精确调整延迟时间,控制内部高速读取状态;-占空比调整:将芯片自带时钟生成器产生的内部时钟信号的占空比调节为50%。由这两部分电路组成的测试芯片被放在8英寸65nm产品的划片槽内流片,初步测试结果表明达到基本设计预期。