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本文基于pipeline ADC工作原理,针对功耗和线性度两个方面,结合SMIC0.18μm模数混合工艺模型,进行了自顶向下(Top-Down)正向建模。在优化pipelineADC系统功耗的同时,结合线性度,提出了关键模块重点指标分配方法。建立并优化了线性度模型,总结了各种误差对其指标的影响。分析并导出了pipeline ADC系统功耗表达式,综合考虑误差影响,提出了影响功耗的两个主要参数:级精度分布和采样/保持电容大小。分析了制约精度和电容选取的电路参数。随级精度上升,对电容匹配的要求会降低,对MDAC运放单位增益带宽的要求提高,MDAC运放开环增益要求大于84.2dB,该值不随级精度变化。电容的选取受级精度和噪声限制。后级精度不大于前级可以放宽后级电容匹配度的要求,有利于后级选取更小电容,降低系统功耗。在两种MDAC运放技术下对12 Bit 100 Msps pipeline ADC的所有结构进行了功耗仿真。结果表明,不同运放技术下,不同比较器电流范围内有不同的功耗最低结构。运放共享结构下,单个比较器电流小于186μA情况下,(3.5+1.5×7+2)结构功耗最低:大于723μA时,(1.5×10+2)功耗最低;处于186μA和723μA之间时,(2.5+1.5×7+3)功耗最低。每级一个运放结构下,单个比较器电流小于24.55μA情况下,(2.5+1.5×8+2)结构功耗最低;大于470μA以后,(2.5+1.5×8+2)结构功耗最低;处于24.55和470μA之间时,(3.5+1.5×7+2)结构功耗最低。在已定系统结构下,对单级ADC速度建立了模型,用来指导运放指标的选取。计算表明,12 Bit 100 Msps pipeline ADC中MDAC运放转换速率应大于800V/μs。首级精度取3.5位时MDAC运放单位增益带宽应达到1.18GHZ,首级2.5位时为648MHZ。建立了12 Bit 100 Msps pipeline ADC理想线性度模型,通过仿真对所建模型进行了验证。在此基础上,建立了开关电容热噪声、运放噪声、基准噪声、有限开环增益、电容失配、时钟抖动和基准失调模型。对以上误差的仿真结果表明:对系统性能影响最显著的是电容失配和时钟抖动;电容失配对SFDR制约最大,其次是INL;时钟抖动对INL影响最大,其次是SFDR,设计中应根据指标要求综合考虑;各种误差综合作用时,相互之间会有影响,较其单独作用时影响程度的简单累积有了改善。