数据加密是保障数据安全的重要手段。随着大数据的发展及加密场景的增多,单一的传统加密算法构成的安全策略很容易出现安全风险。混合加密过程使用多个算法处理数据,提高了破解难度,能够进一步保障信息安全。因加密应用对即时性的需求,运算速度便成为了重要的指标。混合加密的实现方式主要分为硬件实现和软件实现两种。目前对混合加密算法硬件实现的研究往往只专注于对特定的算法加速,或在FPGA片上建立密码库与控制模块实现加密系统,该方法可以获得更佳的性能,但存在硬件系统灵活性差、控制模块复杂、硬件资源占用过多等问题;软件实现方式具有较高的灵活性,但由于混合加密的计算复杂度较高,存在计算速度慢、占用内存久等问题。针对上述问题,本文设计并实现了基于CPU-FPGA的混合加密系统。既充分利用FPGA的并行能力,对加密算法性能瓶颈或计算密集点进行硬件电路设计以实现加速计算;又可以利用CPU在软件控制下对FPGA中的不同算法硬件模块进行在线动态重构,以适用混合加密方案,使系统兼具灵活性与高性能。本文的主要工作如下:第一,实现AES/DES、RSA、SHA256算法的CPU-FPGA异构计算加速。首先从算法逻辑层面选择并行度高且适合FPGA计算的逻辑实现算法;在此基础上对计算任务进行软硬件划分,将计算密集型任务分配至FPGA以并行的方式计算;之后针对不同算法的并行特性与数据存取特性,选择不同的硬件架构与优化方法,实现算法在FPGA端的硬件加速。本研究使用Intel Stratix10 FPGA板卡进行验证,实验结果表明:AES算法性能相比Intel Xeon E5-2650 CPU与Nvidia Ge Force GTX1080 GPU分别获得了23.18和1.43倍的加速比;RSA相比Intel Xeon E5-2650 CPU获得了2.16倍的加速比;SHA256相比Intel Xeon E5-2650 CPU获得了22.69倍的加速比。第二,基于动态可重构的混合加密与数字签名设计与实现。通过CPU对FPGA算法模块的调度实现AES-RSA、AES-DES、SHA256-RSA混合调用以实现混合加密与数字签名功能,并基于Open CL数据传输模型通过PCIe总线实现CPU与FPGA间的数据传输。为提高混合加密灵活性与资源利用率,针对多算法占用系统资源问题提出了动态可重构平台设计,通过FPGA的动态可重构原理实现多种加解密功能动态切换,并设计FPGA硬件资源分配方案。第三,混合加密异构计算系统实现。实现混合加密异构计算系统中对称加解密、非对称加解密、混合加解密、数字签名等功能,并结合开源密码软件Hashcat实现系统应用。对系统功能与性能测试,实验测试表明:RSA-AES混合加密加速比为5.08,SHA256-RSA数字签名加速比为4.87,并且系统计算中硬件重构时间占比小于18.5%。