随着数据传输速率进入Gbps时代，串行I/O（输入/输出）接口逐渐取代并行I/O接口，成为高速通信协议的主流结构。串行I/O接口在接收端采用CDR（时钟数据恢复）电路，从根本上解决了传统并行I/O接口所面临的时序偏移问题。然而，随着数据传输速率的不断提高，接收器的设计变得越来越复杂，数据UI（单位时间间隔）减小和电源电压下降使得抖动和噪声对信号完整性的影响越来越大，也为接收端CDR电路恢复时钟信号带来了困难，对CDR电路的抖动容忍能力提出了更高的要求。CDR电路的抖动容忍能力是衡量接收端性能的重要参数之一，为了保证系统能正常工作，需要对这一参数进行准确的测量，即为抖动容限测试。本文对目前抖动容限测试的方法进行了探索和总结，并针对抖动容限测试所面临的测试时间长、测试成本高、注入可控的接近真实比例的抖动成分比较复杂等问题，提出了一种基于BIST（内建自测试）高速串行I/O接口接收端抖动容限测试方法和电路。　　本文主要完成的工作如下:　　1.综述了高速I/O接口的发展情况，抖动和噪声的产生机理，以及它们对BER（误码率）的影响。　　2.介绍了高速串行I/O接口的发送端和接收端的测试方法，重点研究了接收端抖动容限测试方法:基于台式仪器、ATE（自动测试设备）、抖动参数和BIST的测试方法，并根据各个方法的优缺点，提出了目前接收端抖动容限测试所面临的问题。　　3.设计CDR电路和BIST电路，其中BIST电路包括抖动注入模块和误码检测模块，可在接收端电路内部实现不同类型的幅度和频率可控的抖动的注入及误码检测，BIST电路不改变原有的CDR电路的结构，可普遍应用于接收端的抖动容限测量。　　4.基于TSMC65nm工艺，在频率为5Gbps和电源电压为1.0V的工作条件下，采用Hspice对提出的BIST电路进行仿真，为测试序列注入Double-Delta抖动、PJ（周期抖动）和RJ（随机抖动），实验结果表明测量值与注入的抖动值的误差可在2ps以内。　　5.设计测试流程，实现抖动容限测试——在一定BER条件下测量抖动容限时都满足Spec规定和接收端对抖动的最大容忍能力。整个测试过程不涉及外部台式仪器或昂贵的自动测试仪器，大大降低了测试成本。