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现代主流的集成电路的工艺特征尺寸已经进入了纳米时代,一般的片上系统SoC芯片的晶体管数目都已经超过千万门级,同时芯片的工作时钟都已经达到GHz以上,晶体管数目的增加和运行速度的提高也造成芯片功耗的急剧增大。然而功耗过大会导致芯片性能的下降、影响芯片的稳定性以及带来封装散热的复杂化等一系列问题。因此集成电路芯片的功耗问题严重制约了电路规模和芯片性能的进一步提高。随着芯片工艺尺寸的进一步缩小,原本相对较小的静态漏电流所引起的漏功耗逐步增大,当到达65nm及以下工艺时,静态漏功耗已经超越动态功耗成为电路功耗的主要来源。研究表明能量回收逻辑电路在动态功耗节省方面取得了显著的效果,因此能量回收逻辑电路中漏电流引起的漏功耗问题将远比传统CMOS电路中的漏功耗问题严重。降低能量回收逻辑电路的漏功耗问题研究成为集成电路低功耗研究的一个难点。本学位论文在对CMOS电路的漏电流来源进行深入分析的基础上以组合逻辑电路和时序逻辑电路为研究对象,探讨能量回收逻辑电路的漏功耗减小技术。主要分为以下几个部分：1、介绍传统CMOS电路的功耗产生机制,分析了CMOS电路泄漏电流的主要来源和对应的漏功耗优化方法。2、介绍PAL2N（Pass-transistor Adiabatic Logic with NMOS Pull-up Configuration）能量回收逻辑电路的工作原理,提出对应的漏功耗估算方法。针对亚阈值漏电流,设计出沟道长度偏置技术和双阈值技术共同作用下的PAL2N逻辑单元。在优化亚阈值漏电流的基础上更进一步的研究如何减小栅极泄漏电流的问题,设计出P型MOS管技术下沟道长度偏置技术和双阈值技术共同作用下的PAL2P逻辑单元。版图设计后的仿真结果表明所提出的方案有较好的漏功耗优化效果。3、分析CPAL（Complementary Pass-transistor Adiabatic Logic）能量回收逻辑电路的工作原理,提出对应的漏功耗估算方法。设计沟道长度偏置技术和双阈值技术共同作用的CPAL触发器以及结合P型MOS管技术的CPAL触发器。HSPICE的仿真结果显示提出的实现方案在总功耗和漏功耗上都得到有效地减小。4、研究ECRL（Effective Charge Recovery Logic）逻辑电路的结构,提出新的改进型单相工作的ECRL逻辑电路,并设计出对应的改进型触发器。在改进型ECRL逻辑基础上运用漏功耗技术设计时序电路,结果表明其电路结构简单且具有良好的低漏功耗特性。