随着流水线模数转换器(Analog to Digital Conversion，ADC)校准技术的不断发展，用LMS(Least Mean Square)算法进行的数字后台校准以其诸多的优点已成为流水线ADC校准技术的研究热点。该校准技术所面临的关键问题是如何实现校准技术的芯片集成化，但据国内文献报道，该技术目前主要停留在仿真阶段。为了探索这一技术，本文以一个低速高精度的ADC和LMS算法对待校准的流水线ADC进行板级校准，提高待校准流水线ADC的性能。最后优化算法以实现较小的校准时间。本文分别从Simulink建模仿真、Verilog编程以及实际的板级校准3方面来验证LMS算法对流水线ADC的校准作用。首先为了验证模型的有效性，本文在Matlab/Simulink上完成了LMS算法校准16位流水线ADC的建模和仿真，仿真结果表明ADC的有效位、无杂散动态分为分别由8.07位、56.73dB提高到校准后的12.19位、83.99dB。其次为了验证LMS算法代码的有效性，完成了LMS算法的Verilog编程后，将代码下载到EP4CE22F17C6板上进行验证，仿真结果表明流水线ADC的有效位、无杂散动态范围由校准前的12.77位、80.71dB提高到校准后的13.64位、99.21dB。最后为了验证LMS算法对实际的流水线ADC的校准作用，进行板级测试，测试结果表明待校准流水线ADC的有效位、无杂散动态范围由校准前的9.9位、80.68dB提高到校准后的10.39位、83.65dB。在上述基础上，为了缩小校准时间，本文还进行了变步长SVSLMS(基于S函数的变步长LMS)算法的Matlab仿真。从仿真的结果可以看出，在相同输入的情况下，变步长SVSLMS算法的迭代次数为LMS算法迭代次数的50%，校准时间可以减小50%。本文的研究工作为提高流水线ADC的性能、实现校准算法的芯片集成提供了一定的参考。