在数字电路设计领域中,FPGA已经成为一种最普遍的实现途径。将电路映射到FPGA的CAD工具质量是决定FPGA性能的重要因素之一,装箱即为CAD流程中实现从用户电路到FPGA硬件结构映射的关键步骤,它把前级输出的基本门级网表转化成由FPGA逻辑单元块组成的网表。随着半导体工业日益发展和市场需求的推动,现代商用芯片中的可编程逻辑单元结构越来越复杂,且芯片结构更新更加快速,传统的装箱工具仅基于学术上的简单模型,已经不能满足现代FPGA中的高级结构装箱,而且针对不同的芯片需要对装箱程序做出相对应的修改。本文在基于图匹配的通用装箱方法的基础上,设计了一种电路改写指令系统CRIS,并提出了一种新的FPGA装箱方法Dup-Pack。Dup-Pack只需要改动指令流描述文件,就能实现对不同FPGA芯片的装箱。该方法采用将用户电路网表中的衍生逻辑单元替换为标准逻辑单元,再对标准逻辑单元进行装箱的方式,在实现高级逻辑功能装箱的情况下减少了样本电路总数。实验表明Dup-Pack的装箱结果相比较于T-VPack可减少11.26%的面积,在完成相同逻辑功能的情况下,较传统基于图匹配的通用装箱方法速度提升2.77倍。在FPGA软件开发过程中,经常需要对装箱后的结果网表进行验证,由于装箱后的布局布线模块可以更改可编程逻辑器件中的编程点配置,因此需要在位流级别对网表进行验证。本文提出为FPGA芯片本身进行功能建模并利用该模型进行位流级仿真的验证方法。FPGA功能模型能够读取位流文件完成功能配置并进行仿真,在仿真过程中可以观察该模型内部任意节点的信号变化情况,从而得以对位流文件的正确性进行验证。作者已经完成功能模型的建模并利用该模型完成位流级仿真实验。利用该方法可以有效验证FPGA软件生成的位流文件正确性并能在出现错误时进行快速定位。