【摘 要】
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集成电路工艺的发展使全数字锁相环具有集成度高、可移植性强、成本低和抗噪声能力强等优势。如今,采用全数字锁相环（ADPLL）实现高度数字化的时钟发生器正在逐步发展成为片上时钟（SoC）的首选,现广泛用于各种应用中,如手机、无线产品、个人电脑、电视和无线收发机。本文以应用于片上系统时钟发器为背景,着重于低功耗、小面积和宽频率调谐范围的全数字锁相环的研究与设计。本文的主要工作包括:1)根据应用于SoC的
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集成电路工艺的发展使全数字锁相环具有集成度高、可移植性强、成本低和抗噪声能力强等优势。如今,采用全数字锁相环（ADPLL）实现高度数字化的时钟发生器正在逐步发展成为片上时钟（SoC）的首选,现广泛用于各种应用中,如手机、无线产品、个人电脑、电视和无线收发机。本文以应用于片上系统时钟发器为背景,着重于低功耗、小面积和宽频率调谐范围的全数字锁相环的研究与设计。本文的主要工作包括:1)根据应用于SoC的时钟发生器为背景,确定了频率累加型的全数字锁相环结构,推导了全数字锁相环的性能指标,并基于Matlab验证了系统的稳定性,采用Verilog语言对全数字锁相环各个子模块电路进行建模,同时采用Cadence仿真平台验证了该架构的有效性。2)提出一种可消除振荡器启动阶段没有稳定的而引起量化误差的时间数字转换器（TDC）结构。该TDC的延迟链由门控多相环形振荡器（RO）和计数器构成,结合本文所设计的鉴相电路可减小振荡器启动时周期不稳定引起的量化误差。与传统延迟链TDC相比,本文的设计的TDC电路实现了鉴相精度和动态范围的较好折中,并且占用较小的面积。3)提出了一种增益可调的数控振荡器（DCO）,该DCO采用高线性度数模转换器（DAC）来实现良好的抖动性能和频率精度,其包含三级电流源阵列;使用∑Δ调制器对精调电流源阵列控制字进行调制,从而提高频率分辨率;并采用动态元件匹配法切换精级电流源阵列,提高DCO的调谐线性度。4)设计了通过判断相位误差的瞬时值,进而检测锁相环锁定状态的电路。论文基于TSMC 40nm CMOS工艺设计一款应用于SoC系统的时钟发生器。芯片面积小于0.1mm2,仿真结果表明,在1.1V电源电压下,锁相环输出频率调谐范围为500～1500 MHz,在1MHz频率偏移下相位噪声为-90～-92 dBc/Hz,均方根（RMS）抖动小于15ps。
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