随着集成电路设计方法学的发展,ASIC芯片设计水平得到了很大程度的提高,ASIC设计进入了以超深亚微米工艺为支撑的SoC时代。然而,超深亚微米工艺的引入以及系统芯片所具有的规模大、复杂度高、系统时钟频率快等特点,对传统的集成电路设计方法提出了严峻的挑战。采用传统的展平式(flat)版图设计方式来设计SoC芯片会导致工具处理能力严重不足、运行时间非常长,因此flat设计方式已经难以适用于系统芯片的设计,从而业界开发出了层次化(hierarchical)设计方式的版图设计方法。本文介绍了基于层次化设计方法的ASIC芯片后端设计流程。深入研究了布局规划、电源网络分配、时钟树综合、详细布线以及物理验证等后端设计关键技术。在这些技术基础上,结合SMIC的0.13μm工艺及Cadence公司的SoC Encounter自动布局布线工具,完成了一款500多万门的雷达芯片的后端设计。芯片的主要指标:(1)内部处理速度:250 MHz,I/O:125 MHz;(2)核心电压:1.2 V,I/O电压:3.3 V;(3)驱动电流:12mA;(4)规模:约515万门;(5)面积:约8mm×8mm;(6)平均功耗:3.5W(typical)。其层次化后端设计工作主要包括:布局规划、电源网络分配、硅虚拟原型设计、设计划分、子模块设计、顶层模块设计、设计合并及物理验证等。