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随着无线通信的飞速发展,市场对射频集成电路产生了巨大需求。CMOS射频集成电路以其成熟的工艺,低成本低功耗的优点,成为射频集成电路的发展趋势。射频电路中压控振荡器VCO占有非常重要的地位,它是锁相环时钟恢复电路以及频率综合器的重要组成电路。由于它的输出频率的随机起伏抖动和相位噪声对电路的时间准确性有直接的影响,因而成为CMOS RF IC设计的瓶颈。而片上电感低的品质因数是影响VCO工作性能的关键器件。本论文系统论述了CMOS电感电容压控振荡器的理论和实现方法,对应用于锁相环电路中的CMOS负阻抗型压控振荡器进行了电路结构分析,介绍单端能量补偿系统分析方法,比较了不同类型负阻振荡器的性能特点,设计了一个1.4GHz电感电容压控振荡器。在CMOS工艺中,高品质因数的片上电感实现是电感电容压控振荡器低相噪设计成败的关键。由此我们分析了CMOS工艺中片上螺旋电感的结构、实现形式、建模方法以及影响电感品质因数的物理原因。针对电感电容压控振荡器中另一无源器件可变电容,我们论述了其在标准CMOS工艺下的实现形式,并利用Cadence仿真平台对其进行了仿真。相位噪声理论可分为两种:线性时不变模型和线性时变模型。详细地研究了振荡器的相位噪声理论包括Leeson半经验模型和冲击灵敏度函数,合理解释了相位噪声在不同区域的成因。在此基础上总结出几种减小相位噪声的方法并将这些减噪方法应用到一个实际的振荡器中,通过仿真看出这些方法是有效的。利用在Cadence仿真软件对本文所设计的LC VCO进行了电路仿真、版图设计、以及参数提取和后仿真。仿真结果显示设计电路的振荡频率是可调的,当控制电压范围在0V到1.8V时,输出频率的调节范围是1.33GHz～1.44GHz。电路在10kHz、100kHz和1MHz频率偏移处的相位噪声分别为-82.85dBc/Hz,-110.7dBc/Hz和-134.2dBc/Hz。