随着CMOS工艺技术的不断发展,芯片的集成度逐渐增大,芯片面积也在随着变小,许多的功能模块都被集成在一个芯片上,而且工作频率也达到了吉赫兹。在这种情况下,时钟偏差成为数字系统中一个重要问题,因此延时锁定环被广泛地用来解决由时钟偏差产生的各种问题。延时锁定环分为全数字、全模拟、数模混合的三种,这三种类型的锁定环各有优点和弊端。其中数字延时锁定环对工艺、温度、电压(PTV)等外界因素影响的抵抗能力较强,而且锁定速度较快,易于集成,相对于全模拟和混合式的锁定环来说,采用全数字延时锁定环进行低压、低功耗的设计是最佳选择,但是它具有相位差较大的缺点。模拟延时锁定环锁定的输入信号和输出信号之间的相位差较小,原因是因为它采用的是可调压控延时线,由于模拟延时锁定环采用全定制设计,所以它的面积和功耗相对来说很小,但它抵抗工艺、温度、电压(PTV)的能力弱。混合延时锁定环集数字延时锁定环和模拟延时锁定环的优点于一身,但是数字信号对模拟信号存在干扰,这样混合延时锁定环难于实现。对于低压、低功耗的设计应该采用全数字延时锁定环,全数字延时锁定环的这个优点使得它被广泛的应用。全数字延时锁定环又分为逐次逼近寄存器延时锁定环、移位寄存器延时锁定环、计数器延时锁定环,这三种类型的延时锁定环中逐次逼近寄存器延时锁定达到锁定状态所需的时间最少。传统逐次逼近寄存器延时锁定环存在死锁、谐波锁定和所需锁定时间长的问题,传统的延时锁定环的延时线是利用延时单元构成的,而所以本文设计的延时锁定环的数控延时线是采用可复位延时单元来构成,所谓的可复用延时单元是指参考时钟在进入延时线之前应该对延时线上的延时单元进行复位操作,由于延时单元被复位后使得延时线不存在任何的干扰信号,所以得到的反馈时钟信号才能及时正确的反映出参考时钟在延时线中的情况,即可以反映出延时线对时钟信号存在怎样的影响,所以这样能使输入时钟和寄存器控制器两者有相同的工作频率,此外还可以加快锁定速度使其达到理论值和消除谐波锁定；新型逐次逼近寄存器延时锁定环电路中增加了重启电路来解决死锁问题。本文使用电子设计自动化工具VCS、DC和ICC等搭建平台,采用中芯国际SMIC的CMOS0.18um1P6M工艺,利用SPICE仿真器HSIM对设计的电路通过ICC自动化工具进行布局布线生成的版图进行晶体管级的仿真,通过使用这些电子设计自动化工具进行仿真验证来证明对传统逐次逼近寄存器延时锁定环改进的正确性。