随着集成电路的发展,CMOS工艺特征尺寸不断减小,从而使更快的开关速度和更高的晶体管集成密度的实现变得更加容易。但与此同时,MOS管的本征增益与电源电压亦不断下降,这为高性能模拟电路的设计带来了严峻的挑战。而在这种情况下,数字电路却随着工艺的提升获得了更快的速度与更低的功耗。于是越来越多的电路应用倾向于采用数字电路实现,例如在模数转换方面就提出了一种不同于模数转换器的新型转换技术,即把电压域的信号处理转向时间域的信号处理,因此,时间数字转换器作为时间域的典型结构受到了更为广泛的关注。随着研究的持续进步,时间数字转换器的分辨率和量化范围不断提高,已成功应用于航空航天、遥感定位、电子测量、雷达等多个领域。但随之而来的,是对TDC的精度和线性度方面提出了更高的要求,片内的失配及带内噪声已成为无法忽略的限制TDC性能的关键因素。本文主要基于Vernier GRO TDC结构对时间域的噪声整形技术进行了详细的研究,针对限制TDC精度和线性度的带内噪声与片内失配进行了优化。电路采用Flash TDC+Vernier GRO TDC的两级时间数字转换器结构,很好地兼顾了大量化范围和高精度。对于Flash TDC,采用缓冲器作为延迟单元以保证较好的线性度,采用延迟锁定环(DLL)锁定延时链的延时,抑制PVT的影响,提高电路的鲁棒性。对于Vernier GRO TDC,通过采用快慢双GRO环路,利用Vernier算法的高精度和GRO的噪声整形提高了TDC的分辨率;通过GRO环路的桶移位算法,对延迟单元的失配进行了一阶整形,解决了片内失配的问题。同时,本文还对Flash TDC和Vernier GRO TDC结构中存在的缺陷进行了优化。在第一级Flash TDC中,通过采用新的比较器和量化方案,解决采样电路中采样延迟的不匹配以及触发器的亚稳态问题;在第二级Vernier GRO TDC中,采用多路径的延迟单元,改善了GRO环路中固有的偏移误差,从而确保了完整的一阶噪声整形效果。本文基于TSMC 65nm CMOS工艺,采用Flash TDC+Vernier GRO TDC的两级时间数字转换器结构,在工作电压为1.2V,200MHz采样频率下,实现量化范围5ns,原始分辨率5ps。通过对输出数据进行FFT分析,结果显示带内噪声92fs,有效分辨率318.7fs,实现了完整的一阶噪声整形。