随着集成电路设计水平的提高，对存储器高速、低功耗的需求也越来越高。因此，本文在分析virtexII型FPGA的体系结构的基础上，采用SMIC0.12μm工艺设计了一款块状存储器BlockRAM，重点研究了BRAM主要模块静态存储单元、灵敏放大器以及外围电路。文中设计了一种适用于双端口存储器的8T SRAM存储单元结构。这种8TSRAM存储单元的静态噪声容限可达到515mV，单元结构抗噪声能力是同尺寸条件下6T SRAM存储单元的1.27倍。文中对传统差分锁存型灵敏放大器的结构做了优化设计，设计中引入了预充电电路和平衡管电路。优化后的灵敏放大器数据读取速度仅需176ps，读取速度是传统差分锁存型灵敏放大器的2倍。文中还对BRAM的主要外围电路做了设计分析，在读写控制电路中引入了小脉冲控制电路，小脉冲宽度可以达到0.842ns。由读写控制电路产生的小脉冲信号作为存储器的内部控制时钟可以有效的提高电路稳定性。文中分别采用NC_verilog和nanosim对所设计的BRAM进行了仿真，结果表明文中设计的双端口存储器可以被配置成数据位宽可选的读写、只读或者只写多种操作模式。大量仿真结果表明文中设计的双端口存储器性能良好，能够在千万门系统级FPGA芯片中稳定工作。