终止原模图 LDPC 卷积码(Terminated Protograph-based LDPC Convolutional Codes,TP-LDPC-CCs)结合了原模图LDPC码和LDPC卷积码的优点,具有多变的编码构造方式和优异的性能,有着广泛的应用前景。在此背景下,本论文主要研究了TP-LDPC-CCs算法及其FPGA(Field Programmable Gate Array)硬件实现,具体内容如下:1.研究了TP-LDPC-CCs构造过程的关键步骤——边扩展,探究了不同的边扩展方法对TP-LDPC-CCs性能的影响。在此基础上,针对加性高斯白噪声(Additive White Gaussian Noise,AWGN)信道,以原模图外信息转移(Protograph-based Extrinsic Information Transfer,P-EXIT)算法为分析工具,基于差分进化(Differential Evolution,DE)思想,设计了一种最优的边扩展方法——基于差分进化算法的边扩展算法。仿真实验结果表明,所设计的边扩展算法能够有效地搜寻使得码型性能最优的边扩展方式,是构造TP-LDPC-CCs码型的有效方法。2.针对TP-LDPC-CCs滑动窗译码算法的低时延优势,基于FPGA设计实现了TP-LDPC-CCs滑动窗译码器的硬件架构。该译码器为部分并行架构,充分体现了滑动窗译码算法低时延的特点;且其内部迭代算法采用了基于TDMP(Turbo Decoding Message Passing)的归一化最小和算法,减少了硬件资源的消耗。此外,所设计的滑动窗译码器具有通用架构的特性,可以应用于多种TP-LDPC-CCs码型。3.模拟了TP-LDPC-CCs滑动窗译码器的硬件测试平台,利用软件与硬件协同的测试方法,在AWGN信道下对滑动窗译码器进行误码率测试,并与全软件测试平台进行对比,仿真结果一致,验证了译码器硬件设计的正确性。