在直接数字频率合成器(DDS)系统中,相位—幅度转换模块是最关键的电路,是国内外学者竞相研究的领域。为了降低DDS的输出杂散,减少电路资源消耗,提高DDS的总体性能,一定要采用高效、优化的相幅转换电路。本文研究了基于分段多项式逼近的相幅转换算法,进行了基于这种算法的直接数字频率合成器设计,并完成了在Altera公司的Cyclone II系列FPGA器件EP2C8Q208C8上的实现。整个设计首先在MATLAB环境下完成了分段多项式的逼近算法,按照一定的准则计算出各个分段多项式的系数,然后进行了DDS的Verilog HDL设计。设计分为相位累加器、象限变换电路、相位—幅度转换等模块;实现过程中采用了IP复用技术;为了提高运算速度,采用了流水线技术。同时对此电路结构进行了模块化和参数化处理,使之具有一定的通用性,在改变分段段数和多项式阶次时只需要修改少量的参数即可实现。设计完成后通过仿真工具对设计进行验证;准确计算出各个信号在参加运算时的时延,保证各模块之间的对应时序正确,是系统设计中需要特别重视的问题。在FPGA系统级仿真时,介绍了一种采用Quartus II与MATLAB软件联合仿真的方式,将波形仿真输出的数据导入到MATLAB软件中进行运算处理,用图形化的形式来验证设计结果的正确性。最后将通过仿真的代码下载到Altera公司的FPGA器件上,配合外接的DAC模块,对DDS系统作了实物验证。文中还对基于ROM查找表结构的DDS与本文实现的DDS结构在性能和资源消耗方面作了比较,结果表明本文的方法显著减少了ROM表资源。在最高时钟频率几乎相同时,要达到相同的SFDR指标(78dBc),ROM查找表结构消耗210×11bits ROM资源和83个逻辑单元(LE),本文方法消耗192 bits ROM资源和590个逻辑单元(LE)。