随着数字计算机日益广泛的应用，数字系统的可靠性越来越显得重要。为了提高系统的可靠性，系统在设计和制造过程中以及运行过程中都需要进行测试。本文主要是对大规模、超大规模集成电路寄存器传输级（RTL）的自动测试产生算法进行研究。 本文根据超大规模集成电路自动测试产生要求，设计了RTL电路的数据结构etbl。Etbl能更方便、更有效地访问RTL电路的结构及功能信息，更有利于进行自动测试产生。并且实现了相应的格式转换器，将Verilog HDL描述的ISCAS-85和ISCAS-89系列的RTL电路转换为etbl描述的能运用于RTL电路测试产生的内部数据结构。 本文在etbl描述的RTL电路结构的基础上，进行RTL组合电路自动测试产生算法的研究，提出了两个基于结构的RTL组合电路分层测试产生算法。这两个算法主要通过对电路按结构、功能划分为功能模块，然后利用功能模块的测试集进行RTL电路测试产生。并且在ISCAS-85和ISCAS-89系列Verilog HDL描述的benchmark电路上分别应用这两种算法进行自动测试产生。实验数据表明分层测试产生算法能大大压缩电路测试集（约为66％），而故障覆盖率有略微下降，时间性能也有些许降低。实验结果证明分层测试产生算法能提高测试产生效率、降低测试产生复杂度，并且简化电路结构和功能信息。算法同时也为实现并行测试产生提出了一个基于电路结构而不是基于电路故障的并行思想。