卷积神经网络通过模拟生物视觉细胞的工作机制在图像处理方面取得了巨大成功,被广泛应用于图像识别、视频监控、目标检测等嵌入式应用场景。作为一种计算密集型算法,卷积神经网络复杂的计算模式使得现有的通用处理器难以实现高效的卷积神经网络应用。FPGA作为一种常用的硬件加速手段,能够将复杂的算法映射到内部的可配置硬件资源上实现并行加速,为卷积神经网络在嵌入式设备上的快速部署提供了新的思路。本文在深入分析卷积神经网络计算模型的基础上,利用软硬件协同的设计方法提出一种基于Zynq可拓展处理平台的卷积神经网络加速器设计方案。该加速器主要由一个基于Xilinx Artix-7FPGA的可配置硬件电路和一个基于ARM Cortex-A9 CPU的软件处理系统组成,两者之间基于AXI4总线协议完成数据通信。主要工作包括:(1)基于高层次综合技术完成可配置硬件加速电路的设计与实现,针对其计算引擎,采用资源并行和流水线优化的设计方法实现计算加速,针对其片上缓存系统,采用数据分块存储的优化策略以匹配存储带宽和计算吞吐量,针对其控制逻辑,利用一个全局的寄存器列表缓存配置参数并实现对加速器运行过程的实时控制;(2)基于Vivado将该加速电路集成在以ARM CPU为核心的SOC系统上,并根据加速器的数据通信需求选择基于DMA+AXI4-Stream的方式进行PS/PL间数据通信;(3)基于Pynq框架完成软件处理系统设计,通过对底层的驱动函数进行封装,为用户提供了参数化的加速器调用接口,从而实现预训练的卷积神经网络模型在本文加速器上的快速运行。本文选取一种典型的手写数字识别网络在Xilinx公司Pynq-Z1开发板上对加速器进行验证和测试,实验结果表明本文所设计的加速器在100MHz的工作频率下运行手写数字识别网络的运算速度能够达到22.65FPS,相对于650MHz工作频率下的ARM Cortex-A9 CPU能够实现25.9倍以上的加速效果,加速器正常运行的平均功耗仅为1.59W。综上可知,该加速器具备良好的加速效果,较低的功耗以及较高的可配置性,能够实现卷积神经网络应用在嵌入式设备或移动终端上的快速部署。