【摘 要】
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随着微处理器计算能力的快速提升,人们对宽带网络和高速通信系统的需求也越来越大;在短距离I/O接口通信中,串行通信逐渐取代了并行结构的地位,并获得愈加广泛的应用。时钟数据恢
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随着微处理器计算能力的快速提升,人们对宽带网络和高速通信系统的需求也越来越大;在短距离I/O接口通信中,串行通信逐渐取代了并行结构的地位,并获得愈加广泛的应用。时钟数据恢复(CDR)电路作为高速串行通信系统中的核心部分之一,其主要功能是从畸变的数据流中提取出同步的时钟信号,再利用该时钟对数据重新判决定时,消除传输过程中产生的失真和过量抖动。本文在对经典CDR电路的工作原理、设计架构,性能特征等进行分析比较的基础上,基于标准0.18μm CMOS工艺,设计了一款2.5Gb/s的半速率相位选择(PS)/插值(PI)型CDR电路。电路采用双环结构,着重给出相位跟踪环路的设计,包括半速率Bang-Bang型鉴相器、PS/PI电路、数字滤波器、数字控制器等模块。相位插值电路采用一种权重系数调节机制补偿输出相位的非线性,并且改进了PS/PI正交时钟电路,通过两个PS电路和两个PI电路产生一对正交时钟信号,相较于传统结构减少了两个PS电路,进而降低了复杂度和功耗;另外,数字模块电路包括数字滤波器和数字控制器,利用Verilog代码建立行为级模型,进一步通过EDA工具自动综合、自动布局布线生成晶体管级和版图级电路,相较于模拟设计方法,降低了设计难度。本设计整体芯片版图面积为0.825mm2,输入2.5Gb/s的伪随机序列情况下,系统恢复出的时钟信号的峰峰值抖动为18.6ps,数据信号的峰峰值抖动为21.1ps,功耗为72.4mW,可以满足短距离I/O接口通信的需求。
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