【摘 要】
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伴随着特征尺寸的减小,集成电路早已进入深亚微米工艺,由此带来的寄生效应越来越严重,芯片的电源、时序和信号完整性都面临着巨大的挑战,因此芯片的物理设计显得愈发重要。本
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伴随着特征尺寸的减小,集成电路早已进入深亚微米工艺,由此带来的寄生效应越来越严重,芯片的电源、时序和信号完整性都面临着巨大的挑战,因此芯片的物理设计显得愈发重要。本文以智能平台管理芯片为例介绍了SOC芯片的逻辑综合和物理设计过程。论文首先分析了逻辑库的信息和时序约束方法,通过合理的约束得到了质量较高的门级网表。然后利用Synopsis公司的IC Compiler进行芯片的物理设计,其过程包括布局规划、布局、时钟树综合和布线。布局规划阶段重点介绍了PAD环设计和电源规划的方法,布局阶段通过施加全局的设计规则约束和较紧的时序约束来优化时序,时钟树综合阶段采用了有效偏差使建立时间违例大大减少,布线阶段介绍了深亚微米下串扰和天线效应的原理,在添加双孔和插入填充单元以后得到了更符合可制造性的版图。最后,论文使用signoff工具完成了时序验证和物理验证,得到了满足流片要求的版图。芯片的时钟频率达到100MHz,功耗为60mW(不包括模拟电路的功耗),面积为4.86mm*3.76mm。
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