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集成电路的快速发展,使得芯片的集成度更高、性能更加优异,而芯片的时序收敛却变得更加困难。本文以YHFT-DX芯片中L_unit部件的物理设计为研究对象,研究了如何有效优化关键路径,达到时序收敛的目的,减少芯片的上市时间(time-to-market)。YHFT-DX芯片采用40nm工艺设计,要求在最差工作条件(worst case)下时钟频率达到1GHz。L_unit部件作为YHFT-DX芯片的重要部件之一,结构设计相对复杂,在经过多次迭代优化设计后,仍存在一些时序违反的关键路径,为快速消除这些关键路径,本文采用延时更低的脉冲锁存器来替换这些路径上的寄存器。本文首先分析标准单元库中的寄存器的版图结构,再根据脉冲锁存器的基本原理,采用全定制设计流程设计出了实验所需的脉冲锁存器。在通过后仿真验证后,与同功能的标准单元对比,脉冲锁存器的延时减小51.9%。然后,根据脉冲锁存器的结构特点将一位宽脉冲锁存器成组实现了水平结构的多位宽脉冲锁存器,并从减小电压降(IR-drop)的角度分析,设计出了垂直结构的多位宽脉冲锁存器。这两种结构的多位宽脉冲锁存器在获得延时减小的同时,与同功能的标准单元对比,三、四、五位宽脉冲锁存器的单位功耗和单位面积都优于标准单元。并通过实验证明了多位宽脉冲锁存器在输出负载为30飞法(FF)、分别使用M3~M7作为互连线时,30um的互连线延时为2ps左右。根据造成时序违反的因素,提出了采用全定制设计的一位宽脉冲锁存器替换关键路径上寄存器的优化方案及算法,并将优化算法转化成自动处理脚本。同时,分析了在不同阶段进行替换的优点,最终实验结果表明:在布局(place)阶段进行替换优化,以寄存器到寄存器(Reg2reg)路径的时序违反数量(Violating Paths)和最差时序违反(WNS)为衡量标准,关键路径减少了99.45%,整体电路时序性能提升12%左右。最后,根据多位宽脉冲锁存器的优势和特点,提出了采用多位宽脉冲锁存器优化关键路径的方案,依托前两章实验所获得的结果,解决了方案中出现的问题。并同样将优化方案转化成优化算法和自动处理脚本,大大提高了算法的实用性和工作效率。实验证明,在边长为30um的矩形内,使用水平结构的三位宽脉冲锁存器,在place阶段替换该区域内关键路径上的寄存器,所获得的效果最好。以Reg2reg路径的Violating Paths和WNS为衡量标准,关键路径减少了99%,整体电路时序性能提升11.4%,整体功耗降低2.5%,芯片密度降低4.4%。经多次实验证明,采用脉冲锁存器能够有效的优化关键路径,加速芯片的时序收敛,并能在一定程度上降低芯片的整体功耗和密度。