H.264/AVC是新一代视频编解码算法,具有较高的编码压缩率、高传输可靠性和良好的网络亲和力。H.264/AVC在实现高编码性能的同时,也引入了高算法复杂度,所以在实际应用中多以硬件加速器方式来实现实时编解码。而要开发高性能的H.264/AVC编解码芯片,需要有强大的验证平台作为支持。本文基于一款H.264/AVC硬件解码加速器的实际设计和验证工作,从RTL层IP仿真环境和系统原型验证环境两个层次对H.264/AVC硬件解码加速器验证平台进行了研究和设计。在RTL层IP仿真环境中,主要对硬件解码加速器的功能设计和逻辑正确性进行了验证。根据H.264/AVC的码流层次结构来设计对应的测试用例目录结构,并在JM参考软件基础上开发得到测试用例自动化生成工具。测试用例包括激励和参考结果两部分。激励用来使能硬件解码加速器工作；参考结果用来与硬件解码加速器的解码结果进行比较。比较的内容并非仅限于解码输出的最终YUV图像数据,还包括各解码环节的中间数据。通过解码数据的比较,可以方便地将Bug定位到具体模块。在系统原型验证环境中,主要是验证视频解码加速器在整个SoC的环境中是否能正常工作。包括硬件和软件两部分。硬件环境为Artemis音频/视频SoC平台。软件环境为完整的音视频解码系统,包括音频/视频码流的提取、音频/视频的解码、视频后处理等操作。音频可以通过IIS等接口进行播放；视频解码的结果通过LCD屏幕显示出来。该硬件解码加速器的基本档次目前已经通过了验证,并可以在FPGA开发板上实现正常的视频解码播放。