随着超大规模集成电路的快速发展，器件的特征尺寸在不断缩小，特别是到 0.1μm 尺寸范围时，如仍采用 SiO2/SiONx作为栅介质材料，将会导致栅压对沟道控制能力的减弱和器件功耗的急剧增加，而利用高介电材料代替传统栅介质，可以在保持等氧化层厚度(EOT)不变的条件下，增加介质层的物理厚度，从而大大降低直接隧穿效应，提高器件的稳定性。于是寻找新型高 k 栅介质材料已成为国际前沿性的研究课题。在目前研究的高 k 栅介质材料中，Ta2O5薄膜因其具有较高的介电常数(k≈25)，以及与目前集成电路加工相兼容等突出优点，已被看作是新一代动态随机存储器(DRAM)电容元件材料中最有希望的替代品之一。因此，Ta2O5薄膜的制备与性能研究具有很强烈的应用背景并已引起广泛关注。 近年来，Ta2O5薄膜的制备方法已发展很多种，其中磁控溅射法适合大面积成膜，其制备的薄膜与衬底间附着性好，结构致密，已被广泛用于沉积光电等薄膜。本文采用反应-磁控溅射法，通过改进工艺方法，优化工艺条件，在较低的衬底温度下，获得了晶态甚至取向的 Ta2O5/Si 介电薄膜，系统地研究了工艺参数对 Ta2O5介电薄膜结构、性能及界面层的影响。 本论文主要的研究工作进展如下：1．通过提高工作气体的相对湿度，降低了 Ta2O5 薄膜的晶化温度。通常，Ta2O5 薄膜的晶化温度在 800oC 以上。尝试通过工作气体中引入适量的水，来改 变其相对湿度的方法，在 500oC 的低衬底温度下，获得了晶态 Ta2O5薄膜。 目前尚未见相关报道。2．引入衬底负偏压，也有利于提高 Ta2O5 薄膜的结晶性，降低晶化温度。当衬 底温度为 620oC 时，发现在没有偏压辅助的情况下，沉积的 Ta2O5薄膜为非 晶或无定形相；当衬底负偏压增加到-100 V 时，可以获得晶化的 Ta2O5薄膜； 随着衬底负偏压的增加，薄膜的结晶性提高；但是当衬底负偏压过高时， I<WP=5>北京工业大学工学博士学位论文 薄膜的生长速率下降。此外，当衬底负偏压为-200 V 时，甚至在 400oC 的 低衬底温度下，也能够获得部分晶化的 Ta2O5 薄膜，这是目前报道的晶态 Ta2O5 薄膜最低沉积温度。3．在优化工艺参数的条件下，在单晶 Si 衬底上直接沉积得到具有很好<001> 取向特性的 Ta2O5介电薄膜。通常，取向 Ta2O5介电薄膜都是在金属 Ru 等 衬底上，通过高温沉积或后续高温退火来获得。在单晶 Si 衬底上，较低的 温度下，通过衬底负偏压的辅助，沉积的 Ta2O5薄膜具有较好的取向特性， 薄膜的取向性随衬底负偏压的增加而增强，并提出了薄膜取向生长的物理 模型。4．通过 RBS 图谱，研究了工艺条件对 Ta2O5 薄膜/Si 衬底间界面层的影响。发 现随衬底温度的升高，Ta2O5 薄膜/Si 之间界面层厚度增加；而衬底负偏压 对界面层厚度的影响不明显，它主要影响的是界面层中元素的分布，随衬 底负偏压的增大，界面层中 Ta/O 成分比值显著增加。这可能是由于在衬底 负偏压的作用下，带正电的 Ta+离子的扩散加剧，而 O-离子的扩散受到一定 程度的抑制，并对界面层的形成进行了动态分析，认为沉积的 Ta2O5薄膜/Si 界面存在的元素扩散反应可能是界面层形成的主要原因。5．通过对 Al/Ta2O5 薄膜/Si 衬底 MOS 电容器的 I-V 及 C-V 等测试分析发现， 随薄膜结晶性的改善，MOS 电容器的存储电荷能力增强，Ta2O5 薄膜的相 对介电常数增加，尤其在取向薄膜的情况下，获得了相对介电常数为 34 的 Ta2O5 薄膜，在电场强度为 800kV/cm 时，其漏电流密度为 10-7A/cm2，并讨 论了工艺条件对薄膜光学、电学性能的影响机理。