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随着VLSI集成度的提高,芯片特征尺寸的缩小,电路规模越来越大,同时芯片工作速度越来越快,这使芯片的功耗越来越大,低功耗设计已经成为VLSI设计必须遵循的规范。同时随着便携式电子设备不断的发展,更需要低功耗设计延长电池寿命。所有这些因素都促使了发展能在保持系统高性能基础上的低功耗技术。当前高性能微处理器设计中,时钟网络的功耗占据了芯片总功耗的很大一部分。时钟网络由触发器和时钟树组成。触发器是数字系统的关键部件,它影响着系统的各项性能,如功耗、时钟子系统的实现、信号的完整性、芯片的面积、全局布线、封装以及散热等问题。在DSP应用中,触发器不仅用于流水线,而且被用来实现延迟元件(Z-1)。因此,设计低功耗、高性能的触发器是数字系统设计的重要任务。脉冲式触发器与传统的主从触发器相比,具有电路结构简单、软边沿、低延时、低功耗等优点,越来越受到关注。至今,较多文献对脉冲式触发器进行了研究。本文主要研究基于脉冲技术的低功耗、高性能触发器的设计。提出了二值脉冲式触发器的通用结构和具体的电路设计。双电源电压技术是能有效降低电路功耗又不降低电路性能的低功耗技术,文中提出了能应用于双电源电压方案,很好地承担采用VS-CVS技术设计电路中关键路径上的电平转换任务的脉冲式电平转换触发器。降低时钟频率和时钟信号的电压摆幅能有效地降低时钟系统功耗,文中设计了新的时钟低摆幅双边沿脉冲式触发器。随着CMOS工艺进入深亚微米阶段,漏电流功耗成为不可忽视的一部分,本文利用多阈值技术设计了新的多阈值低功耗脉冲式触发器。最后本文将二值脉冲式触发器的设计延伸到三值脉冲式触发器的设计,提出了三值脉冲式触发器的通用结构和设计方法,并设计了各种具体的三值脉冲式触发器。设计实例表明所提出的二值、三值脉冲式触发器通用结构和设计方法具有简单性、实用性以及先进性。所设计的各种低功耗触发器均用HSPICE进行了模拟和验证,均具有正确的逻辑功能和良好的瞬态特性。和相关文献的电路相比,新设计的电路具有电路结构简单、低功耗、低延时以及低功耗延时积（PDP）的特点。文中所设计的各种低功耗、高性能脉冲式触发器可用于低功耗、高速VLSI中。设计的低功耗、高性能脉冲式电平转换触发器可用于采用VS-CVS技术的电路的关键路径上。