在无线通信领域中,射频收发器一直是研究的热点,其在移动无线电通信基站、FMCW雷达系统以及无线LAN、Wi MAX等领域都有着广泛的应用。而频率综合器作为射频收发器的重要模块之一,主要用于产生指定频率的本地振荡信号,用以接收和发射信号。随着人们对电子产品性能上有了更多的需求,低噪声成为了频率综合器最重要的性能指标之一,也是目前频率综合器的发展方向之一,本文基于此需求设计了一款低噪声8GHz小数频率综合器芯片。本文主要内容为:1.对锁相环（Phase Lock Loop,PLL）的基础结构和工作原理进行了介绍分析,进一步的推导了其线性模型及传递函数特性,介绍了PLL在频率综合器应用中的重要性能指标;2.对电荷泵锁相环中的各主要电路模块进行了详细的研究,分析了系统和各模块的噪声特性,推导了各模块对系统的相位噪声传递函数,为接下来的电路设计提供了理论支撑;3.提出了本文的两个创新结构:一种低噪声电荷泵,通过在可选的低噪声模式下提升电荷泵电流来降低电荷泵对系统相位噪声贡献来降低系统输出信号的相噪,经过理论推导和仿真测试验证,该结构可以降低约3.2d B的相噪;一种可扩展分频比范围的可编程高速分频器,通过在传统的2/3多模分频器级联可编程分频器的基础上增加了一个15位可编程减计数器,将该高速分频器的分频比范围扩展到16～219-1之间可调。同时针对本系统的需求,提出了一种参考信号路径的输入缓冲器及一种高速信号路径的输入缓冲器结构,可以对外部输入的参考和反馈信号进行电平转换、阻抗匹配以及提供合适的驱动能力。4.在Cadence/Spectre仿真器中对PLL系统以及各模块进行了前、后仿的仿真验证,介绍了本文提出的关键模块的版图设计,针对流片测试结果进行分析。本文提出的频率综合器采用0.35μm Si Ge Bi CMOS工艺进行设计,仿真结果表明,该电路在3.3V的工作电压下,输出相位噪声仅有-112.9d Bc/Hz（8GHz输入,小数分频模式,50KHz偏移）,最高可以在8GHz的频点上锁定。核心芯片面积为4mm~2。