随着集成电路工艺已经进入深亚微米水平,超大规模集成电路(VLSI)中金属互连线的各种寄生效应将会严重影响芯片物理设计的结果,甚至造成设计的失败。随之而来的电压降效应(IR Voltage Drop Effect)、电子迁移效应(EM Effect)、串扰噪声效应(Crosstalk Effect)以及工艺天线效应(Process Antenna Effect)等新问题已经成为深亚微米后端物理设计的瓶颈,这种潜在的由于互连效应所引发的芯片失效危险已经不容忽略。本课题根据集成电路深亚微米物理设计与优化的技术要求,切实考虑到可能出现的深亚微米互连效应的潜在问题,详细分析深亚微米制程下四种VLSI互连寄生效应的产生、危害和计算验证方法,并充分考虑到它们在深亚微米VLSI芯片后端物理设计中的影响,基于Cadence SoC Encounter数字IC设计平台,重点讨论物理设计中的预防、修复新方法、设计流程以及同实际物理设计紧密结合的设计迭代。同时,针对芯片面积和时序要求苛刻的特殊复杂芯片设计,进一步提出了优化的天线效应预防/修复迭代流程。在保证芯片性能满足要求和系统时序收敛的前提下,提高互连寄生效应的预防和修复效率并进一步节省迭代次数,节约芯片面积。上述研究成果成功应用于本研究室承担的“凤芯II号”H.264/AVC-AVS视频解码芯片的后端物理设计过程中,有力的确保了芯片最终流片的一次成功。本课题的研究,对当代深亚微米超大规模集成电路物理级设计与优化,具有一定的创新性意义和实际应用价值。