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该文选择了DDS激励PLL(倍频式)频率合成器方案,并分析了这种频率合成器的噪声性能.然后,该文介绍了DDS激励PLL频率合成器的主要设计过程和设计参数.它的硬件设计是由控制器部分、DDS部分和锁相环路部分三部分的设计组成.控制器也就是伪码发生器,我们用AT89C51,通过汇编语言编程软件实现控制DDS.最后,文章介绍伪码发生器的软件设计.