串行RapidIO(SRIO)互连是近年来发展迅速的高速传输技术，也是嵌入式系统互连的国际标准。这项技术支持芯片级和板级的互连，具有事务类型丰富、拓扑结构灵活、数据传输可靠、带宽性能高以及可扩展性强等优点，是无线基础设施、雷达系统、高性能数字信号处理等领域的理想传输方案。在SRIO互连网络中，终端是最基础的设备，负责与处理部件通信并实现事务的传输管理功能。本文的研究内容为SRIO终端的硬件设计方案，包括事务收发通路各层级的结构设计、关键模块的算法改进、基于FPGA的硬件实现、后端物理设计及优化等方面。主要的创新成果如下。　　1、针对事务的优先级排序规则，提出了一种浮动存储块式输入缓冲器方案。缓冲空间被划分为若干大小相等且无优先级属性的存储块，每个存储块可以缓存任意优先级的事务包，并根据当前写入事务包的优先级，对存储块的序号值进行四队列式排序。方案结合了传统单队列式和四队列式结构的优点，能灵活分配缓冲空间，并在链路接收端实现对不同优先级事务的排序功能。此外，方案支持“发送端控制”的流量管理模式。　　2、根据串行物理层发射通路的传输特点，提出了两种结合可调式分割并行算法与运算单元简化算法的循环冗余校验（CRC）字段产生电路。第一种方案将上周期的CRC运算值与本周期事务包数据的特定字段提前结合，从而简化运算过程。与两种传统结构相比，可分别节省38.8％和32.5％的等效逻辑门数，以及80.6％和34.8％的平均功耗。第二种方案将上周期的CRC运算值视作本周期独立的输入项，并将其从事务包数据的运算中分离，从而提高运算支路的并行程度。与两种传统结构相比，可分别提升83.8％和3.9％的最高工作频率，并节省73.8％和12.2％的平均功耗。　　3、根据串行物理层接收通路的传输特点，提出了一种CRC校验电路的改进方案。方案在并列选择式运算结构的基础上，进行校验逻辑的形式转换。不同类型的支路可采用相同类型的CRC运算值作为校验输入，从而减少CRC运算单元的数量。与两种传统结构相比，可分别节省42.8％和33.8％的等效逻辑门数，以及81.6％和34.4％的平均功耗。　　4、针对后端的低功耗优化，提出了一种应用于三扇出节点的低功耗传输单元。在信号的驱动端利用各扇出节点的负载电容作为电荷的存储节点，通过电荷的分配及复用机制将满摆幅电平分割为三个摆幅段。位于每个摆幅段的信号均可跟随输入信号进行同相或反相的切换。各扇出支路分别传送不同摆幅段的信号，并在接收端进行摆幅还原。与传统低摆幅参考设计相比，平均功耗和功耗延迟积性能可分别改善46.4％和33.4％。　　本文结合以上改进方案，首先实现了SRIO终端的硬件设计，并使用AlteraStratix IV GX FPGA完成在2.5 Gbaud链路速率下单通道和四通道的事务传输验证。其次，在基于SMIC-130nm工艺的后端物理设计中，对终端的数字内核部分进行了布局布线规划，芯片总面积约为1.4mm*1.8mm。此外，对改进的CRC产生及校验电路和三扇出节点传输单元分别进行了SMIC-130nm工艺流片和测试。　　综合上述特点，本文设计方案能有效地改善链路传输效率以及硬件性能，可以作为SRIO终端设备应用于高性能嵌入式互连。