【摘 要】
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简述了一种基于CPLD的数字钟设计方案,文中所设计的数字钟是一种用数字电路技术实现时、分、秒计时的装置,与机械式时钟相比具有更高的准确性和直观性,且无机械装置,具有更长
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简述了一种基于CPLD的数字钟设计方案,文中所设计的数字钟是一种用数字电路技术实现时、分、秒计时的装置,与机械式时钟相比具有更高的准确性和直观性,且无机械装置,具有更长的使用寿命,因此得到了广泛的使用。通过使用EDA软件MAX+plusⅡ设计数字钟系统,阐述了自上向下和层次化设计方法及电路微型化的可行性。利用VHDL硬件描述语言结合CPLD可编程器件进行数字钟的设计,并通过数码管驱动电路动态显示计时结果,进一步说明CPLD器件值得在电路研究、设计中推广。
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