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摘 要：设计实现了一种高精度数字频率计。频率计核心部分的设计采用了基于 FPGA 大规模可编程逻辑器件的EDA设计技术。根据直接测频原理建立数字频率计的系统结构框图，自頂向下把数字频率计按照实现功能的不同划分成多个子功能模块并用VHDL程序实现了每个子模块的功能，最后将各个模块级联起来构成数字频率计顶层电路。设计的频率计信号频率测量范围为1Hz?10MHz。在QUARTUS II平台软件平台上完成数字频率计的软件设计和仿真，结果表明所设计的数字频率计达到了设计精度要求，并且各项性能指标符合设计要求。
关键词：EDA技术；数字频率计；FPGA；VHDL；Quartus II
中图分类号：TM935.133
电子设计自动化 （Electronics Design Automation，EDA）技术的发展和可编程器件的广泛应用改变了传统的电子系统的设计方法[1-2]。可编程逻辑器件通过软件编程实现其硬件的结构和工作方式的重构，使得硬件的设计可以如同软件设计那样方便快捷。数字频率计是数字电路中的一个典型应用，传统的数字频率计的硬件设计部分用到的器件较多，产生的延时较大且连线复杂，其测量范围和测量精度都受到很大的限制。基于现场可编程门阵（Field-Programmable Gate Array，FPGA）的数字频率计不但集成度远远超过了以往的频率计，而且在保持硬件电路不变的情况下，根据不同场合对精度和频率范围要求。通过修改源程序，即可更改系统的精度和频率范围，从而实现数字系统硬件的软件化[3-5]。本文研究了基于EDA的八位十进制数字频率计电路的设计方法，在Quartus II平台上，利用超高速集成电路硬件描述语言（Very High Speed Integrated Circuit Hardware Description Language，VHDL）编程完成了基于FPGA逻辑器件的软件设计。
1 频率计的设计原理与框图
1.1 频率计的设计原理
数字频率计是一种能把频率和时间等两种以上的物理量进行数字化测量的仪器，其基本设计原理是选取一个基准频率，要求该频率稳定度较高，将该频率对比测量其他信号的频率，计算每秒内待测信号的脉冲个数并换算成频率并以数字形式显示出来。常用数字频率测量方法有直接测频法和间接测频法，直接测频法适合于数字电路实现，其基本原理是选取闸门信号，将被测信号转换为同频的周期性脉冲信号，然后将被测脉冲信号填入选取的闸门时间内，通过计数电路对被测脉冲信号在闸门时间T内出现的脉冲个数进行计数，得到被测脉冲频率[6-7]。频率测量法原理图如图1所示。信号的个数N，通过式（1）获得被测信号的频率fx。
（1）
图1 频率测量法原理图
本次设计的数字频率计采用直接测频法，设计中选取了1s作为闸门时间。脉冲信号发生器输入一个标准时钟信号，经过测频控制信号发生器的处理后产生一个脉宽为1秒的时钟信号，以此作为计数闸门信号。因此，需要计算T=1秒钟时基内待测信号整形后信号脉冲的个数N，该计算结果即为当前频率值，即fx=N。
1.2 频率计的设计原理框图
本频率计是8位十进制数字频率计，整个系统分为四个模块，分别是控制模块，计数器模块，锁存器模块和译码显示模块，系统组成方框图如图2所示。
图2 八位数字频率计的原理框图
1.2.1 测频控制模块
频率计控制模块的作用是产生测频所需要的各种控制信号，其输入时钟为1HZ，每两个时钟周期进行一次频率测量。控制模块产生三个控制信号，分别为计数控制信号（teten），清零信号（clr_cnt）以及锁存信号（load）。clr_cnt用于在每次测量开始时，对计数器进行复位，以清除频率计上次测量的结果。Teten是长度为1秒的高电平脉冲周期信号，用以对频率计的每一个计数器的使能端进行同步控制，当计数控制信号为高电平时频率计开始计数，低电平时则停止计数，并保持所计的数，在1秒时间里对被测信号的脉冲数进行的计数即为信号的频率。
图3 控制信号的时序关系
控制模块的几个控制信号的时序关系如图3所示。从图中可看出，计数使能信号tsten在1s的高电平后，利用其反相值的上跳沿产生一个锁存信号load，随后产生清0信号上跳沿clr_cnt。
1.2.2 十进制计数器模块
计数器模块含计数选通控制信号、计数器清零信号等端口，以便于控制模块对其进行控制。它由8 个十进制计数器组成，设计时先制作一个十进制计数器，将多个同样结构的计数器在FPGA 内部进行整合连接即组合成一个完整的计数电路模块。当计数器的复位信号清零后，且计数选通控制信号为高电平时，清零信号为低电平时计数器开始计数，计数到九时产生进位信号。当复位信号高电平到来后，计数器清零。计数器读取输入脉冲的高电平脉冲个数来计数[8]。由于计数选通控制信号的脉冲宽度为1s，其计数结果即为待测信号的频率。此测量模块的测量位数为8位，若想改变频率计的测量位数，则可适当的改变计数器的个数，并且相应模块更改相应的参数，如此就可以增加或者减少频率计的测量范围。
1.2.3 输出信号锁存模块
锁存器模块用于实现记忆显示，也是必不可少的，通过锁存器来保存计数结果，主要是防止由于周期性的清零信号产生的干扰而使其显示不稳定。
1.2.4 译码显示模块
译码器用于数码管显示，其功能是将锁存器保存并输出的十进制数进行译码转换，将其转换成相应的能够在七段数码管上显示的十进制输出信号。为了提高数码管的利用效率，采用动态扫描的方法来控制共阴极数码管的显示，每个数码管显示十进制数0-9。每个时钟周期内只显示一位十进制数据，延时一段时间后接着发送第二个要显示的数据。虽然每次只有一个数码管显示，但当扫描频率设置为足够高时，由于人的视觉暂留现象，观察者会感觉所有的显示器在同时显示相应的数据。该模块的输入端口接锁存器输出的32位二进制数据，32位二进制数据从低到高每4位表示一个数码管的显示数据。本文中的频率计的核心电路以选用FPGA器件EP2C8Q208C8芯片。设计的频率计值的宽范是1Hz-10MHz，接入被测信号的电压幅值是0.5V-5V。 2 频率计的VHDL设计实现
VHDL语言一种多层次的硬件描述语言，其应用覆盖面广，描述能力强，能支持硬件的重复设计和测试。运用VHDL语言设计数字系统时，其设计方式是自顶向下分层设计[9]，首先从系统级功能设计开始，对系统高层模块进行行为描述和功能仿真。系统的功能验证完成后，将抽象的高层设计自顶向下逐级细化。
2.1 频率计各功能模块及VHDL描述
2.1.1 控制模块
在整个系统测量工作过程中，频率计控制模块控制其开始，并控制其它模块的工作情况。频率计控制模块freq由一个输入端和三个输出端构成，输入端为时钟信号控制CLK，输出端分别为计数使能信号en_cnt、锁存输出信号load和复位输出信号clr_cnt。该模块的主要VHDL语言源程序如下：
process（clk）
if clk'event and clk='1'then
div2clk<=not div2clk；
end if；
end process；
clr_cnt<='1' when clk = '0' and div2clk = '0' else'0'；
load<=not div2clk；
en_cnt<=div2clk；
2.1.2 十进制计数器模块
计数器由八个四位十进制计数器级联而成。首先实现一个十进制计数器，计数器计数为9时产生进位信号，并将该十进制计数结果置为0。然后通过元件例化语句，将低位的进位信号作为高位的计数信号，使用八个十进制计数器级级相连实现八位十进制计数。该模块的主要VHDL语言源程序如下：
if clr='1'then–clr为复位信号
qout_t<=x"0"；
elsif clk'event and clk='1'then--clk计数时钟
if ena='1'then–ena为使能信号
if qout_t<9 then
qout_t<=qout_t+'1'；
else
qout_t<=x"0"；
end if；
end if；
end if；
end process；
car_out<='1' when qout_t=x"9"else'0'；
qout<=qout_t；
通过元件例化语句，使八个十进制计数器级级相连：
u1 ：cnt10 port
map（clk=>fs_in，clr=>clr_cnt，ena=>en_cnt，
qout=>d_temp（3 downto 0），car_out=>c（0））；
u2 ：cnt10 port
map（clk=>c（0），clr=>clr_cnt，ena=>en_cnt，
qout=>d_temp（7 downto 4），car_out=>c（1））；
……
2.1.3 锁存器模块
其锁存信号Load由控制模块的输出端提供，当锁存信号上升沿到来时，将测量值锁存到寄存器中，然后输出到显示模块。锁存器是起数据保持的作用，它将数据保存到下次触发或复位。锁存器电路模部分VHDL程序如下：
begin
process（load， d_temp）is
begin
if load'event and load='1' then
dout<=d_temp；--dout为32位被测时钟频率的二进制数据值
end if；--d_temp為32位被测时钟频率的二进制缓存器值
2.1.4 译码显示模块
译码显示模块的输入端口接锁存器输出端口的32位二进制数据，该32位二进制数据从低到高每四位表示一个数码管的显示数据，即将该四位译成八个数目管对应的显示信息。该模块部分VHDL代码如下：
case din is
when"0000"=>dout<="00111111"；--表示数据"0"
when"0001"=>dout<="00000110"；--表示数据"1"
when"0010"=>dout<="01011011"；--表示数据"2"
when"0011"=>dout<="01001111"；--表示数据"3"
when"0100"=>dout<="01100110"；--表示数据"4"
when"0101"=>dout<="01101101"；--表示数据"5"
when"0110"=>dout<="01111101"；--表示数据"6"
when"0111"=>dout<="00000111"；--表示数据"7"
when"1000"=>dout<="01111111"；--表示数据"8"
when"1001"=>dout<="01101111"；--表示数据"9"
when"1010"=>dout<="01110111"；--表示数据"a"
when"1011"=>dout<="01111100"；--表示数据"b"
when"1100"=>dout<="00111001"；--表示数据"c"
when"1101"=>dout<="01011110"；--"d" when"1110"=>dout<="01111001"；--"e"
when"1111"=>dout<="01110001"；--"f"
when others=>dout<="00000000"；
end case；
2.2 顶层逻辑电路图的设计
根据上面分析的频率计的设计原理程序，用Quartus II软件分别对上述电路模块进行VHDL文本描述，把各程序经过编译以后，生成模块，将各功能模块的端口连接在一起，通过建立顶层文件，调用这些模块，完成电路的连接。
数字频率计的FPGA顶层电路设计如图4所示。
图4 FPGA顶层电路设计
3 频率计的功能仿真
利用Quartus II数字开发系统软件，对设计的频率计各模块所编写的频率计VHDL源程序进行逻辑编译综合及波形仿真，输入信号为待测频率fs_in和基准信号1HZ的clk，输出信号为dout，当输入待测信号的频率分别为 10HZ，100HZ，4953HZ和100000HZ時，数字频率计的最终仿真波形如图5所示。
图5 数字频率计的仿真波形
从图中可看出结果符合最初的设计要求，仿真验证了该频率计设计的正确性及可行性。
4 结束语
本文给出了基于EDA设计技术和FPGE的八位十进制数字频率计。设计利用VHDL描述语言，采用自顶向下的设计方法，这种设计方法的设计结构清晰，层次清楚。完成各个模块的设计后，编写顶层文件将各模块连接起来，并在Quart usⅡ软件上进行设计仿真，实验证明当被测信号频率在1Hz-10MHz范围内时，电路均可稳定运行，频率测量精度达到设计指标。
参考文献：
[1]潘松，黄继业.EDA技术与VHDL[M].北京：清华大学出版社，2013.
[2]李晓辉.数字电路与逻辑设计[M].北京：国防工业出版社，2012.
[3]凌振宝，叶剑峰，孙正光.多功能数字频率计的设计与研究[J].吉林大学学报（信息科学版），2011（04）：376-381.
[4]徐瑞亚，邹传琴.CPLD在数字频率计设计中的应用[J].信息化研究，2011（03）：30-32.
[5]郝统关，程明.基于FPGA的等精度频率计设计[J].电测与仪表，2009（02）：56-58.
[6]向楠，黄道业.基于FPGA直接数字频率合成技术的研究[J].齐齐哈尔大学学报，2014（01）：45-49.
[7]刘竹琴，白泽生.一种基于单片机的数字频率计的实现[J].现代电子技术，2010（01）：90-92.
[8]杨旭，刘盾.EDA技术基础与实验教程[M].北京：清华大学出版社，2010.
[9]杨明涛，杨海明，侯文.基于C8051F041的高精度频率计设计[J].电子元器件应用，2010（02）：23-24.
作者简介：晏细兰（1985-），女，江西南昌人，助教，硕士，研究方向：嵌入式技术与应用，物联网应用；谢景明，男，副教授，研究方向：移动互联网开发、游戏引擎；熊茂华，男，教授，研究方向：嵌入式技术、智能控制、工业自动化。
作者单位：广州番禺职业技术学院 信息工程学院，广州 511483
基金项目：广州市第二批市教育系统创新学术团队项目“移动互联网游戏公共开发平台的研究”（项目编号：13C18）。
关键词：EDA技术；数字频率计；FPGA；VHDL；Quartus II
中图分类号：TM935.133
电子设计自动化 （Electronics Design Automation，EDA）技术的发展和可编程器件的广泛应用改变了传统的电子系统的设计方法[1-2]。可编程逻辑器件通过软件编程实现其硬件的结构和工作方式的重构，使得硬件的设计可以如同软件设计那样方便快捷。数字频率计是数字电路中的一个典型应用，传统的数字频率计的硬件设计部分用到的器件较多，产生的延时较大且连线复杂，其测量范围和测量精度都受到很大的限制。基于现场可编程门阵（Field-Programmable Gate Array，FPGA）的数字频率计不但集成度远远超过了以往的频率计，而且在保持硬件电路不变的情况下，根据不同场合对精度和频率范围要求。通过修改源程序，即可更改系统的精度和频率范围，从而实现数字系统硬件的软件化[3-5]。本文研究了基于EDA的八位十进制数字频率计电路的设计方法，在Quartus II平台上，利用超高速集成电路硬件描述语言（Very High Speed Integrated Circuit Hardware Description Language，VHDL）编程完成了基于FPGA逻辑器件的软件设计。
1 频率计的设计原理与框图
1.1 频率计的设计原理
数字频率计是一种能把频率和时间等两种以上的物理量进行数字化测量的仪器，其基本设计原理是选取一个基准频率，要求该频率稳定度较高，将该频率对比测量其他信号的频率，计算每秒内待测信号的脉冲个数并换算成频率并以数字形式显示出来。常用数字频率测量方法有直接测频法和间接测频法，直接测频法适合于数字电路实现，其基本原理是选取闸门信号，将被测信号转换为同频的周期性脉冲信号，然后将被测脉冲信号填入选取的闸门时间内，通过计数电路对被测脉冲信号在闸门时间T内出现的脉冲个数进行计数，得到被测脉冲频率[6-7]。频率测量法原理图如图1所示。信号的个数N，通过式（1）获得被测信号的频率fx。
（1）
图1 频率测量法原理图
本次设计的数字频率计采用直接测频法，设计中选取了1s作为闸门时间。脉冲信号发生器输入一个标准时钟信号，经过测频控制信号发生器的处理后产生一个脉宽为1秒的时钟信号，以此作为计数闸门信号。因此，需要计算T=1秒钟时基内待测信号整形后信号脉冲的个数N，该计算结果即为当前频率值，即fx=N。
1.2 频率计的设计原理框图
本频率计是8位十进制数字频率计，整个系统分为四个模块，分别是控制模块，计数器模块，锁存器模块和译码显示模块，系统组成方框图如图2所示。
图2 八位数字频率计的原理框图
1.2.1 测频控制模块
频率计控制模块的作用是产生测频所需要的各种控制信号，其输入时钟为1HZ，每两个时钟周期进行一次频率测量。控制模块产生三个控制信号，分别为计数控制信号（teten），清零信号（clr_cnt）以及锁存信号（load）。clr_cnt用于在每次测量开始时，对计数器进行复位，以清除频率计上次测量的结果。Teten是长度为1秒的高电平脉冲周期信号，用以对频率计的每一个计数器的使能端进行同步控制，当计数控制信号为高电平时频率计开始计数，低电平时则停止计数，并保持所计的数，在1秒时间里对被测信号的脉冲数进行的计数即为信号的频率。
图3 控制信号的时序关系
控制模块的几个控制信号的时序关系如图3所示。从图中可看出，计数使能信号tsten在1s的高电平后，利用其反相值的上跳沿产生一个锁存信号load，随后产生清0信号上跳沿clr_cnt。
1.2.2 十进制计数器模块
计数器模块含计数选通控制信号、计数器清零信号等端口，以便于控制模块对其进行控制。它由8 个十进制计数器组成，设计时先制作一个十进制计数器，将多个同样结构的计数器在FPGA 内部进行整合连接即组合成一个完整的计数电路模块。当计数器的复位信号清零后，且计数选通控制信号为高电平时，清零信号为低电平时计数器开始计数，计数到九时产生进位信号。当复位信号高电平到来后，计数器清零。计数器读取输入脉冲的高电平脉冲个数来计数[8]。由于计数选通控制信号的脉冲宽度为1s，其计数结果即为待测信号的频率。此测量模块的测量位数为8位，若想改变频率计的测量位数，则可适当的改变计数器的个数，并且相应模块更改相应的参数，如此就可以增加或者减少频率计的测量范围。
1.2.3 输出信号锁存模块
锁存器模块用于实现记忆显示，也是必不可少的，通过锁存器来保存计数结果，主要是防止由于周期性的清零信号产生的干扰而使其显示不稳定。
1.2.4 译码显示模块
译码器用于数码管显示，其功能是将锁存器保存并输出的十进制数进行译码转换，将其转换成相应的能够在七段数码管上显示的十进制输出信号。为了提高数码管的利用效率，采用动态扫描的方法来控制共阴极数码管的显示，每个数码管显示十进制数0-9。每个时钟周期内只显示一位十进制数据，延时一段时间后接着发送第二个要显示的数据。虽然每次只有一个数码管显示，但当扫描频率设置为足够高时，由于人的视觉暂留现象，观察者会感觉所有的显示器在同时显示相应的数据。该模块的输入端口接锁存器输出的32位二进制数据，32位二进制数据从低到高每4位表示一个数码管的显示数据。本文中的频率计的核心电路以选用FPGA器件EP2C8Q208C8芯片。设计的频率计值的宽范是1Hz-10MHz，接入被测信号的电压幅值是0.5V-5V。 2 频率计的VHDL设计实现
VHDL语言一种多层次的硬件描述语言，其应用覆盖面广，描述能力强，能支持硬件的重复设计和测试。运用VHDL语言设计数字系统时，其设计方式是自顶向下分层设计[9]，首先从系统级功能设计开始，对系统高层模块进行行为描述和功能仿真。系统的功能验证完成后，将抽象的高层设计自顶向下逐级细化。
2.1 频率计各功能模块及VHDL描述
2.1.1 控制模块
在整个系统测量工作过程中，频率计控制模块控制其开始，并控制其它模块的工作情况。频率计控制模块freq由一个输入端和三个输出端构成，输入端为时钟信号控制CLK，输出端分别为计数使能信号en_cnt、锁存输出信号load和复位输出信号clr_cnt。该模块的主要VHDL语言源程序如下：
process（clk）
if clk'event and clk='1'then
div2clk<=not div2clk；
end if；
end process；
clr_cnt<='1' when clk = '0' and div2clk = '0' else'0'；
load<=not div2clk；
en_cnt<=div2clk；
2.1.2 十进制计数器模块
计数器由八个四位十进制计数器级联而成。首先实现一个十进制计数器，计数器计数为9时产生进位信号，并将该十进制计数结果置为0。然后通过元件例化语句，将低位的进位信号作为高位的计数信号，使用八个十进制计数器级级相连实现八位十进制计数。该模块的主要VHDL语言源程序如下：
if clr='1'then–clr为复位信号
qout_t<=x"0"；
elsif clk'event and clk='1'then--clk计数时钟
if ena='1'then–ena为使能信号
if qout_t<9 then
qout_t<=qout_t+'1'；
else
qout_t<=x"0"；
end if；
end if；
end if；
end process；
car_out<='1' when qout_t=x"9"else'0'；
qout<=qout_t；
通过元件例化语句，使八个十进制计数器级级相连：
u1 ：cnt10 port
map（clk=>fs_in，clr=>clr_cnt，ena=>en_cnt，
qout=>d_temp（3 downto 0），car_out=>c（0））；
u2 ：cnt10 port
map（clk=>c（0），clr=>clr_cnt，ena=>en_cnt，
qout=>d_temp（7 downto 4），car_out=>c（1））；
……
2.1.3 锁存器模块
其锁存信号Load由控制模块的输出端提供，当锁存信号上升沿到来时，将测量值锁存到寄存器中，然后输出到显示模块。锁存器是起数据保持的作用，它将数据保存到下次触发或复位。锁存器电路模部分VHDL程序如下：
begin
process（load， d_temp）is
begin
if load'event and load='1' then
dout<=d_temp；--dout为32位被测时钟频率的二进制数据值
end if；--d_temp為32位被测时钟频率的二进制缓存器值
2.1.4 译码显示模块
译码显示模块的输入端口接锁存器输出端口的32位二进制数据，该32位二进制数据从低到高每四位表示一个数码管的显示数据，即将该四位译成八个数目管对应的显示信息。该模块部分VHDL代码如下：
case din is
when"0000"=>dout<="00111111"；--表示数据"0"
when"0001"=>dout<="00000110"；--表示数据"1"
when"0010"=>dout<="01011011"；--表示数据"2"
when"0011"=>dout<="01001111"；--表示数据"3"
when"0100"=>dout<="01100110"；--表示数据"4"
when"0101"=>dout<="01101101"；--表示数据"5"
when"0110"=>dout<="01111101"；--表示数据"6"
when"0111"=>dout<="00000111"；--表示数据"7"
when"1000"=>dout<="01111111"；--表示数据"8"
when"1001"=>dout<="01101111"；--表示数据"9"
when"1010"=>dout<="01110111"；--表示数据"a"
when"1011"=>dout<="01111100"；--表示数据"b"
when"1100"=>dout<="00111001"；--表示数据"c"
when"1101"=>dout<="01011110"；--"d" when"1110"=>dout<="01111001"；--"e"
when"1111"=>dout<="01110001"；--"f"
when others=>dout<="00000000"；
end case；
2.2 顶层逻辑电路图的设计
根据上面分析的频率计的设计原理程序，用Quartus II软件分别对上述电路模块进行VHDL文本描述，把各程序经过编译以后，生成模块，将各功能模块的端口连接在一起，通过建立顶层文件，调用这些模块，完成电路的连接。
数字频率计的FPGA顶层电路设计如图4所示。
图4 FPGA顶层电路设计
3 频率计的功能仿真
利用Quartus II数字开发系统软件，对设计的频率计各模块所编写的频率计VHDL源程序进行逻辑编译综合及波形仿真，输入信号为待测频率fs_in和基准信号1HZ的clk，输出信号为dout，当输入待测信号的频率分别为 10HZ，100HZ，4953HZ和100000HZ時，数字频率计的最终仿真波形如图5所示。
图5 数字频率计的仿真波形
从图中可看出结果符合最初的设计要求，仿真验证了该频率计设计的正确性及可行性。
4 结束语
本文给出了基于EDA设计技术和FPGE的八位十进制数字频率计。设计利用VHDL描述语言，采用自顶向下的设计方法，这种设计方法的设计结构清晰，层次清楚。完成各个模块的设计后，编写顶层文件将各模块连接起来，并在Quart usⅡ软件上进行设计仿真，实验证明当被测信号频率在1Hz-10MHz范围内时，电路均可稳定运行，频率测量精度达到设计指标。
参考文献：
[1]潘松，黄继业.EDA技术与VHDL[M].北京：清华大学出版社，2013.
[2]李晓辉.数字电路与逻辑设计[M].北京：国防工业出版社，2012.
[3]凌振宝，叶剑峰，孙正光.多功能数字频率计的设计与研究[J].吉林大学学报（信息科学版），2011（04）：376-381.
[4]徐瑞亚，邹传琴.CPLD在数字频率计设计中的应用[J].信息化研究，2011（03）：30-32.
[5]郝统关，程明.基于FPGA的等精度频率计设计[J].电测与仪表，2009（02）：56-58.
[6]向楠，黄道业.基于FPGA直接数字频率合成技术的研究[J].齐齐哈尔大学学报，2014（01）：45-49.
[7]刘竹琴，白泽生.一种基于单片机的数字频率计的实现[J].现代电子技术，2010（01）：90-92.
[8]杨旭，刘盾.EDA技术基础与实验教程[M].北京：清华大学出版社，2010.
[9]杨明涛，杨海明，侯文.基于C8051F041的高精度频率计设计[J].电子元器件应用，2010（02）：23-24.
作者简介：晏细兰（1985-），女，江西南昌人，助教，硕士，研究方向：嵌入式技术与应用，物联网应用；谢景明，男，副教授，研究方向：移动互联网开发、游戏引擎；熊茂华，男，教授，研究方向：嵌入式技术、智能控制、工业自动化。
作者单位：广州番禺职业技术学院 信息工程学院，广州 511483
基金项目：广州市第二批市教育系统创新学术团队项目“移动互联网游戏公共开发平台的研究”（项目编号：13C18）。