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采用多路复用流水线的思想，设计基于FPGA仿真测试的RS编解码的改进IBM算法。使用Verilog硬件编程语言实现，进一步提高RS编解码器的运行速度及纠错能力，扩大应用范围。系统设计的时序仿真表明解码器8路复用后的数据率高达116．65b／s，最大纠错能力为7字／204字节，达到良好效果。
高速并行Reed-Solomon编解码器
【摘 要】
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采用多路复用流水线的思想，设计基于FPGA仿真测试的RS编解码的改进IBM算法。使用Verilog硬件编程语言实现，进一步提高RS编解码器的运行速度及纠错能力，扩大应用范围。系统设计的
【机 构】
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武汉大学电子信息学院
【出 处】
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国外电子元器件
【发表日期】
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2008年12期
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