【摘 要】
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为了提高PDH标准下E3次群信号通信设备的可靠性及功能的多样性,设计了一种基于FPGA器件的测试序列发生器系统。在整个设计过程中,完成了测试系统各个功能模块的设计与硬件实
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为了提高PDH标准下E3次群信号通信设备的可靠性及功能的多样性,设计了一种基于FPGA器件的测试序列发生器系统。在整个设计过程中,完成了测试系统各个功能模块的设计与硬件实现,其中主要包括系统控制模块、PRBS生成模块、误码生成模块和HDB3码转换模块。利用Quartus II软件内嵌的Signal Tap II Logic Analyzer对序列发生器进行了实时的测试,结果比较准确,能够完成测试所需的基本工作任务,因此该测试系统的设计具有一定的实用价值。
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