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五、综合题(每小题7分，共28分。统考生只能做1、2、3、4小题。单独考生要么选做1、2、3、4小题，要么选做5、6、7、8小题，但不得混选)rn 1．在主频为500MHz改进的DLX流水线上运行如下代码序列：rn loop: LW F1,0(R2)rnADDFF1,F1,#1rnSWF1,0(R2)rnADDIR2,R2,#4rnSUBR4,R3,R2rnBNZR4,looprn 其中：R3的初值是R2+396。假设：在整个代码序列的运行过程中，所有的存储器访问都是命中的，并且在一个时钟周期中对同一个寄存器的读操作和写操作可以通过寄存器文件“定向”。假设该DLX流水线有正常的定向路径和一个单周期延迟分支，以最大程度加速上述指令序列的执行为目标，请对该循环中的指令进行调度(你可以重新组织指令的顺序，也可以修改指令的操作数，但是注意不能增加指令的条数)。请画出该指令序列执行的流水线时空图，并计算执行上述循环所需要的时钟周期数?其MIPS和MFLOPS分别是多少?rn 2．为了解决计算机系统中的I/O和Cache一致性问题，现将输入／输出总线和Cache相连，直接将磁盘页面读入Cache。假设：rn *每个页面为16KB，Cache块大小为64B。rn *I/O操作所对应的新页的地址不在Cache中，且CPU不会访问新页中的任何数据。I/O系统缓冲器能够存储一个64B的块，除了CPU和I/O之外，没有任何其它设备访问Cache。rn *Cache中95%的被替换块将会被再次读取，并引发一次Cache失效；访问或失效在所有Cache块中均匀分布。Cache使用写回策略，平均50%的块被修改过。没有I/O操作时，每1百万个时钟周期中，有15，000次失效。rn *失效开销是30个时钟周期。如果替换块被修改过，则再加上30个周期用于将被修改过的块写回主存。rn 假设计算机平均每1百万个时钟周期处理一页磁盘页面，请分析I/O操作对CPU性能的影响有多大?rn 3．某微程序控制器，微指令采用断定型微地址结构，其中非测试地址HF为7位，测试地址TF为1位，测试条件或测试源有7个。试给出微指令结构，并画出形成测试地址的原理框图。