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鉴于有限状态机对于具有逻辑顺序和时序规律的事件能有清晰的描述，对传统乘法器设计进行改进。提出一种快速、低功耗的FSA乘法器设计。该设计使用VHDL语言进行实现，并在quartusⅡ上通过了仿真。仿真结果表明基于状态机的与基于逻辑电路的设计相比，在运算过程中产生的功耗以及运算速度上有较大的改善。
FSA乘法器的设计与实现
【摘 要】
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鉴于有限状态机对于具有逻辑顺序和时序规律的事件能有清晰的描述，对传统乘法器设计进行改进。提出一种快速、低功耗的FSA乘法器设计。该设计使用VHDL语言进行实现，并在quartus
【机 构】
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太原科技大学计算机科学与技术学院,太原师范学院
【出 处】
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电脑开发与应用
【发表日期】
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2012年4期
【基金项目】
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山西省重点建设学科专项基金资助项目(20101029)
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