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针对并行缓冲控制器硬件实现困难的问题,在研究缓冲控制器结构的基础上,本文提出了一种粗粒度并行处理的可重构缓冲控制器的数据流结构设计方法,控制器由模块级流水线和传统的细粒度流水线合并组成,通过缓冲区实现了控制器与控制逻辑之间的隔离,因此,当正交全局信号对控制器进行局部配置时简化了系统集成度.
并行缓冲控制器的模块级数据流结构设计
【摘 要】
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针对并行缓冲控制器硬件实现困难的问题,在研究缓冲控制器结构的基础上,本文提出了一种粗粒度并行处理的可重构缓冲控制器的数据流结构设计方法,控制器由模块级流水线和传统
【机 构】
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江苏科技大学电子信息学院
【出 处】
：
电子设计工程
【发表日期】
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2014年7期
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