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重点分析了环路延迟对锁相环稳定性和输出信号抖动性能的影响,提出了一个简单的优化设计方法。用90nmCMOS工艺设计实现了一个基于自偏置技术的时钟锁相环,锁相环可以在很宽的输入频率范围内输出低抖动的时钟信号。
低抖动时钟锁相环的一种优化设计方法
【摘 要】
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重点分析了环路延迟对锁相环稳定性和输出信号抖动性能的影响,提出了一个简单的优化设计方法。用90nmCMOS工艺设计实现了一个基于自偏置技术的时钟锁相环,锁相环可以在很宽的
【机 构】
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哈尔滨工业大学微电子中心
【出 处】
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固体电子学研究与进展
【发表日期】
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2010年3期
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