【摘 要】
:
基于纠错编码理论的数据容错方法研究在大规模存储系统中非常重要。提出基于Reed-Solomon编码的数据对象容错算法设计,能够在多个存储节点同时失效的情况下保证存储系统的数据可用性,提高了存储的可靠性,与基于副本的方法相比,存储开销大幅度减少。
【机 构】
:
国防科技大学计算机学院 长沙 410073 长沙电力职业技术学院 长沙 410003
【出 处】
:
第十一届计算机工程与工艺全国学术年会
论文部分内容阅读
基于纠错编码理论的数据容错方法研究在大规模存储系统中非常重要。提出基于Reed-Solomon编码的数据对象容错算法设计,能够在多个存储节点同时失效的情况下保证存储系统的数据可用性,提高了存储的可靠性,与基于副本的方法相比,存储开销大幅度减少。
其他文献
版图布局规划是全定制设计中最重要的一步,版图布局的好坏直接影响到电路的性能,良好的版图布局能够有效降低电路的面积、功耗和延时。欧拉路径法是解决CMOS逻辑门版图布局问题的一种方法,然而对于不存在欧拉路径的逻辑门则无能为力,对于非CMOS电路更无法应用。本文首先简单介绍了基本欧拉路径法,然后对这种方法进行拓展,使之能够应用于所有CMOS电路和动态电路。
本文详细介绍了目前一种较流行的集成电路,即片上系统(SoC)流片后如何查错的大概流程。并且对发现的具体问题进行了重现、定位、分析与更正。其中,使用测试链采样方法快速定位,及Spice工具仿真方法准确分析成为SoC芯片缺陷排查方法的亮点。最终为SoC的成功上市赢得了宝贵的时间。
本文提出了一种低功耗,小面积的CMOS选择移位器的设计,移位器的结构采用2-4译码和多选开关3级逻辑实现,并在0.18μm标准工艺单元库的支持下实现了该移位器的版图设计,内含1032个晶体管,结果表明其面积较阵列结构有较大的改善。
"存储墙"问题导致了严重的访存延迟。预取技术将计算和访存重叠起来,隐藏了访存延迟,能够显著的减少程序的整体执行时间。大容量的Cache能够有效减少访问常用数据带来的延迟,但是数据密集型科学计算程序的Cache利用率并不高。编译指导的数据预取方法既能够挖掘利用体系结构对预取的支持,也可以灵活的进行预取调度。目前,预取方案很多,并没有哪种能够提供最佳的性能。本文着重讨论了设计数据预取方案的各种权衡与折
异构多核DSP中核间的高效通信是多核高性能的关键。本文设计的多核DSP之间的互连通信机制Qlink,是在当前流行的第三代IO互连协议PCIE协议基础上,自主设计了上层协议Qlink以及路由仲裁模块CrossBar,实现了核内和核间的高效通信。
设计并实现了一种DSP总线接口单元,它实际上包含主接口和扩展接口两个部分。经由这两个接口,可以完成DSP内部与外部存储器及外设间的32位字长数据与程序代码的并行高速传输。从而满足了工程的需要。
设置片上RAM是高性能DSP处理器的典型结构,利用片上RAM和DMA传输机制实现数据运算与数据传输的高度并行,是发挥高性能DSP的性能优势重要应用方式。本文分析了并行处理中影响并行效果的关键因素,设计了并行化的DMA读写数据通路,并对存储器访问机制进行了优化;试验结果表明,采用本文的设计方案,在不影响CPU处理效率的前提下DMA的处理性能得到了大幅度的提高。
采用位置敏感探测器(Position Sensitive Detector, PSD)作为振动检测装置,电磁作动器作为系统执行装置,设计了一种计算机硬盘双层主动被动复合控制隔振装置。建立了系统的动力学模型,设计了基于径向基函数(Radial Basis Function, RBF)神经网络PD控制算法的主动控制器,进行了数值仿真,仿真结果验证了该方法的有效性。设计制作了简易实验装置,对系统隔振性能
DDR2内存正在逐步成为计算机系统的主流存储器配置,其采用的双沿数据传输技术提高了数据传输率,但同时却减小了数据有效窗口,而源同步技术也增加了读取数据的采样难度。本文介绍了一种改进的DDR2内存控制器数据采样电路,可以有效提高读取数据采样的稳定性,对于高性能计算系统中的内存控制器设计具有积极的工程意义。
深亚微米工艺下的高速逻辑设计是一个挑战,本文对大规模集成电路设计方法进行了研究,根据高速逻辑设计的需要对传统的大规模集成电路设计流程作了改进补充,并提出了高速逻辑优化设计方法。从工程实践的实际出发,本文对优化设计中需要注意的问题做了总结,最后给出了高速整数算术逻辑运算部件的优化设计实例。