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高速时钟采样电路是CDR电路数据接收端的关键单元，对接收到的差分数据进行采样。为了得到正确的采样数据，采用正交时钟对差分数据采样四次，每两次采样组合在一起为一组数据，四次采样一共有两组数据，两组数据实现对采样数据的完全采样，其中的一组采样数据值作为有效数据，另外的一组采样数据值是为了和采样数据做对比，以此来调节采样时钟与被采样数据的中心点的位置，提高采样数据的正确性。