【摘 要】
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根据AVS视频压缩标准,提出了一种符合其要求的环路滤波器的硬件设计方法,并在FPGA上将其成功实现.重构图像采用DDR2 SDRAM保持,并对SDRAM的数据读取做了优化设计,节省了处理
【机 构】
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山东大学信息科学与工程学院,济南 250100
【出 处】
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中国电子学会第十七届信息论学术年会
论文部分内容阅读
根据AVS视频压缩标准,提出了一种符合其要求的环路滤波器的硬件设计方法,并在FPGA上将其成功实现.重构图像采用DDR2 SDRAM保持,并对SDRAM的数据读取做了优化设计,节省了处理时间.依据滤波特性,对宏块边界的滤波顺序以及滤波处理模块进行了优化改进,采用了流水线设计,节省了RAM的使用.采用Verilog HDL语言设计、仿真,经过FPGA验证.模块的最高工作频率可达160MHz,处理一个宏块的时间平均约为330周期.该设计满足实时高清编解码的要求.
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