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本文针对两维乘积码迭代译码器，提出了的一种硬件仿真优化方案，该译码器的硬件仿 真效率相比以往利用软件仿真，在达到10E-9 的误码率情况下，仿真时间大致为1：10，大大提 高了TPC 码译码性能的仿真效率；给出了不同信噪比输入情况下硬件仿真的误码率结果和 SNR=9dB 时的仿真波形，从仿真波形上可以直接记录误码率结果，可以看出这个设计不仅仿真速 度快，而且数据分析更方便，通过灵活改变编解码模块，应用到任何信道纠错译码模块的硬件仿 真中都是非常有效和可行的。