随着互联网高速的发展和微电子技术的不断进步,网络处理器作为现代网络系统的核心设备,正在沿着MPSoC(多核片上系统)的方向发展。可编程多线程数据处理单元由于其高效的多任务并行处理机制和高度的灵活性,使网络处理器在面对不断更新的网络协议和快速增加的网络带宽时具有更强的处理能力。作为网络处理器的数据交换枢纽,数据交换总线承载着交换接口资源和多核处理单元以及SDRAM单元之间众多的数据通路和控制通路,因此数据交换总线是决定网络处理器性能的关键单元之一。如何设计并实现高速的数据交换总线对于高性能网络处理器系统显得至关重要。本文重点研究了在并行多线程包处理系统中的高速数据交换总线的若干关键技术。数据交换总线采用了并行的推拉结构,通过接收并执行包处理单元和SDRAM单元发出的数据传输参考指令或DMA请求,完成各种数据和控制信息的传输;采取了接口资源的异步访问和线程的信号唤醒机制以及IP数据缓冲单元与SDRAM之间的高效DMA传输机制,从而有效隐藏了快速总线接口(Fast Bus Interface)资源的访问延时;通过对传输请求和传输指令的分类缓冲,并对各缓冲队列中的任务设置合理的优先级,使数据交换总线的带宽得到充分利用;采用传输指令控制的流水线结构提高了传输任务的执行效率。本文完成了数据交换总线的详细设计方案及其RTL级描述,并完成了数据交换总线全面的功能验证和FPGA验证。通过对数据交换总线的性能评估可知,在工作频率为200MHz的情况下,其理论带宽和在网络处理器系统中的实际统计带宽分别为3.41Gbps和2.56Gbps。