在0.25um以下的高阶制程中,通常使用蚀刻形成STI (Shallow Trench Isolation)浅沟槽的方式来达到元器件相隔绝的目的。由于制程能力的限制,STI浅沟槽拐角处的硅衬底与一般平坦的硅衬底的氧化速率存在差异,所以整个MOS器件的浅沟槽拐角处的氧化层厚度及平滑度是比较难控制的,这直接影响了栅极氧化层的可靠性。突出表现在TDDB(Time Dependent Dielectric Breakdown)测试不易得到较好的结果。本课题主要介绍在厂内对0.18um EPFLASH (Embedded P-Channel Flash) CMOS(Complementary Metal Oxide Semiconductor)产品工艺进行可靠度评价后,通过对栅极氧化层VBD (Voltage to Breakdown)可靠性均匀度差的问题分析,找出工艺步骤的中的关键环节,进行多项指标监测试验,由各种条件组合下的工程试验数据的支持,得出产品在CMP (Chemical Mechanical Planarization)研磨过程后的STI高度控管的重要性的结论。最后本课题提供了一种关于高压MOS器件栅极氧化层制程的改善方法。该方法主要是通过生产线上对产品CMP研磨后STI高度的QA SPC (Statistical Process Control)控管来保证STI拐角处的氧化层厚度以及平滑度达到规定预设值,从而保证产品VBD均匀度,同时使其在TDDB测试时达到量产标准。该方法的实施有效提高了产品的良率。