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频率合成器是现代电子系统的重要组成部分,是决定电子系统性能的关键设备之一。随着现代通信技术的发展,系统对频率合成器提出了越来越高的要求。低相位噪声、高频谱纯度、高捷变速率和高频率分辨率的频率合成器已经成为频率合成技术发展的主要趋势。直接数字频率合成(DDS)是继直接频率合成(DS)和锁相环频率合成(PLL)之后出现的新的频率合成方法,已被广泛地应用于通信、雷达、电子对抗和仪器仪表等领域。 频率合成的关键性能是频率稳定度与相位抖动噪声,时钟源的相位抖动参数指标达不到要求,会使得系统性能下降。经过对多种频率合成技术的研究比较,本课题采用DDS结合PLL的实现方案,获得高频率稳定度、低相噪、低杂散的2.1G-2.7G时钟频率源。该方案不论是在技术上还是在一些具体模块电路的实现上都具有一定的创新与独到之处。 课题中所采用的DDS+PLL频率合成方法可以将DDS的超高频率分辨率、高频率精确度、容易实现程控等优点与锁相环良好的窄带跟踪滤波特性相结合,从而实现系统所要求的宽带功能及相应的技术指标。 本文首先详细介绍了锁相环频率合成器和直接数字频率合成器基本结构、工作原理及理想频谱,总结了频率合成的噪声来源,包括PLL环路中器件因素和DDS中的相位截断、幅度量化、DAC转换误差等。接着对DDS混合PLL的多种频率合成方法,进行了性能分析。DDS有输出步长小而相噪性能好的优点,但同时又有杂散较多的缺点,而PLL对杂散的抑制性能良好,研究发现将DDS和PLL两种频率合成技术结合起来是一种较为合理的高性能频率源合成方案。本部分从DDS激励PLL的频率合成方法入手,通过实际电路设计和调试,详细地论述了其具体实现过程。最后详细叙述了本课题采用的方案、各个模块的功能实现、实际设计中应该注意的问题以及最终系统的测试结果。针对课题对频率源合成性能的要求,对相位噪声的抑制和杂散性能的优化进行了深入的分析,提出了在实践中降低系统相噪和杂散的可行性方法,对比实际电路提出了设计的改进建议及方案,为DDS混合PLL频率源合成技术的应用和发展提供了技术参考。