近年来，低密度奇偶校验码(LDPC)由于具有接近香农极限的纠错性能，在信道编码领域已经引起广泛的关注。LDPC码的研究方向就是尽可能的降低编码和译码的复杂度，找到一种适合硬件实现的码型。准循环LDPC(QC-LDPC)码是从LDPC码衍生出来的一类码。本文依托民用航天项目，采用理论研究和硬件实现相结合的方法，对QC-LDPC码的编码和译码算法进行了深入研究，并基于FPGA实现了编、译码器的硬件设计。主要完成的工作如下:　　在简单介绍了LDPC码的定义、构造方式和编码算法等相关理论后，基于QC-LDPC码的生成矩阵特性，分别实现了串行结构、并行结构的编码器，并对两者的硬件资源消耗和编码速率进行了比较分析。　　详细介绍了LDPC码的和积译码算法原理，从硬件实现角度对和积算法进行改进，得出了归一化最小和算法，同时对归一化最小和算法进行了定点仿真和量化方案研究。　　基于传统的译码器结构和调整后的归一化最小和算法，设计了一种节约存储资源的QC-LDPC码译码器。在FPGA上对译码器的主要模块进行了电路设计和时序仿真，验证了设计的可靠性。与传统的译码器相比，改进后的译码器不需要存储变量节点信息，降低了大量存储空间消耗。以一个(4，36，128)QC-LDPC码的资源消耗情况为例，改进后的译码器比传统译码器节约了36％的存储空间。