通过对近几十年边界扫描技术文献的总结,本文首先阐述了该技术产生的背景以及发展现状。随着大规模集成电路的发展,纳米级制造工艺的使用,集成电路的封装变得越来越小。这些改变在给电子电路设计带来便利的同时也带来了一些困扰:一方面芯片或功能模块内部结点变得无法探测,给电路调试工作带来一定困难;另一方面芯片封装的减小使器件引脚越来越密,单位PCB 电路板上的器件密度大幅度提高,这就导致了芯片互连可靠性降低和互连测试难度的增加。伴随着传统探针测试无法解决问题的增多,可测性设计(DFT)的出现成为解决上述问题的有效手段。DFT 是通过在电路设计阶段就考虑整个系统可测试性,以增加少量电路来提高整体电路系统可测试性的一种设计方法。边界扫描技术就是在DFT 基础上发展起来的一种测试技术,该技术以在芯片内部功能电路的周围增加部分寄存器单元和TAP控制器电路为基础,通过对个别引脚的逻辑控制完成对芯片内部的功能测试或是外部互连测试。针对边界扫描测试技术的迅速发展,IEEE于1990 年制定IEEE1149.1 标准,将边界扫描测试端口及各项指令标准化。目前各大公司生产的超大规模集成电路芯片基本全部具有边界扫描结构,支持边界扫描测试。本文接着讨论了芯片内部的边界扫描测试结构以及边界扫描测试方法在PCB 测试中的工作原理,通过对基本理论的理解引出扫描测试过程中扫描测试矢量的处理,并从测试链路结构上阐述测试矢量优化方法。通过一定的理论研究,将可测性设计应用到实际电路当中,实现对边界扫描测试理论的验证。根据对边界扫描测试理论研究和试验的结果,本文进一步提出了边界扫描测试控制系统的设计方案,并将设计重点放在扫描测试控制系统的核心器件——扫描测试主控器的逻辑设计实现上。通过对主控器的逻辑功能分析,将功能模块进一步分割,采用自顶向下的设计方法,通过硬件描述语言(VHDL)完成对主控器的描述,并给出仿真结果。