LDPC码具有高效的译码算法和优异的纠错能力,近十几年来受到极大的关注,在很多实际应用领域(如无线通信和磁存储),LDPC码都被视为极具潜力的下一代纠错码。除了优异的纠错性能外,LDPC码受到极大关注的另一原因是用于译码的置信传播算法能够并行实现并且每个节点的计算非常简单。基于LDPC码的优异纠错性能和置信传播算法的并行性,本文主要研究了LDPC码的编、译码算法和译码器的硬件实现。首先,分析了LDPC码的三种译码算法:Gallager硬判决译码算、Gallager软判决算法和置信传播算法。给出了Gallager软判决和硬判决译码算法的详细推导和证明,对置信传播译码算法在不同码长和迭代次数下进行了仿真和性能分析。研究了Efficient编码算法,对其编码复杂度进行了分析。其次,对面向硬件实现的(3,k)正则LDPC码构造方法和与之相应的译码器结构进行了研究。介绍了Zhang Tong博士提出的LDPC码编、译码联合设计方法。对该方法下LDPC码构造过程,码的挑选原则,编、译码方案和译码器结构进行了描述和讨论。最后,对部分并行结构LDPC码译码器的FPGA实现进行了研究,并在型号为StratixII EP1S25 FPGA上实现了码长为4608的部分并行(3,6)正则LDPC码译码器。提出了译码器的数据输入输出改进方案,使译码器占用存储空间更小,并且输入数据的速率在译码时钟不变的情况下能在L个时钟周期内完成,大大提高了数据的输入速度。实验结果表明,当译码时钟为65MHz,最大迭代次数为20时,译码器能达到96Mbps的符号吞吐量。在信噪比为2dB的AWGN信道上误码率为1.7×10?5。