本课题运用FPGA具有并行执行的操作特点,针对ARM+FPGA架构PLC系统的双数据通道多浮点操作数算术运算控制器,设计了寻址与运算操作数存储一体化IP核用于组织与传输算术运算操作数。寻址与运算操作数存储一体化IP核能够实现以多种寻址方式访问存储器与寄存器堆,为算术运算控制器提供算术运算操作数。课题研究主要取得了以下成果:(1)在分析双数据通道多浮点操作数算术运算控制器的基本功能和接口信息的基础之上,确定了寻址与运算操作数存储一体化IP核的主要功能,提出了研究思路与设计方案,完成了IP核的内部结构设计,多种寻址方式的指令设计。IP核分别与FPGA中央控制器和双数据通道多浮点操作数算术运算控制器的接口电路以及读写时序的设计。(2)设计了缓存模块。其中指令缓存模块能够实现对中央控制器传输的指令进行存储,供主控制器取出,实现接收中央控制器传输的指令的过程与IP核内部操作数的寻址过程能够并行执行。(3)设计了IP核的主控制器。主控制器控制存储器及寄存器堆的数据流与地址流,能够自主完成对操作数的多种寻址方式的寻址。主控制器可自主读取指令缓存模块得到源地址、源操作数、目的地址,并将源操作数存入目的地址,实现源寻址过程和目的寻址过程的并行执行。(4)完成了寄存器堆的设计。寄存器堆由32个32位寄存器和寄存器堆控制器两部分组成。寄存器堆控制器由三组独立的读写控制器构成,三组独立的读写控制器分别承担主控制器寻址过程读写控制、算术运算控制器读运算操作数的只读控制、结果暂存寄存器的写操作的处理。阐述了对数据传输的控制过程,给出了主控制器读写寄存器堆和算术运算控制器读寄存器堆流程图。(5)完成了存储器的设计,将存储器设计为主存和Cache,针对Cache的地址映射规则和页面替换策略,分别设计了两个模块CAM和MMU,CAM进行地址映射,MMU进行页面替换。CAM模块根据主控制器的控制信号自主实现地址映射过程,MMU模块实时处理存储地址变化与存储空间的内容变化,实现地址流和数据流的处理。(6)利用Actel公司的Libero IDE v8.3集成开发环境,设计了各个模块及验证程序。经过时序仿真及板级测试验证可知,寻址与运算操作数存储一体化IP核能够实现其功能。